摘 要： 基于FPGA的各種雷達(dá)信號(hào)產(chǎn)生方法,介紹了在FPGA中實(shí)現(xiàn)直接數(shù)字頻率合成器(DDS)以及提高輸出信號(hào)質(zhì)量的方法，編程實(shí)現(xiàn)了頻率捷變、線性調(diào)頻以及相位編碼等雷達(dá)信號(hào)的產(chǎn)生。仿真結(jié)果表明，該方法能靈活地產(chǎn)生多種雷達(dá)信號(hào)，且質(zhì)量較好。
關(guān)鍵詞： 現(xiàn)場(chǎng)可編程邏輯器陣列； 直接數(shù)字頻率合成器； 雷達(dá)信號(hào)產(chǎn)生
雷達(dá)信號(hào)模擬器需要模擬簡(jiǎn)單脈沖調(diào)制、重頻調(diào)制(重頻參差、重頻抖動(dòng)和重頻滑變)、載頻調(diào)制(線性/非線性調(diào)頻、頻率捷變)和相位調(diào)制(相位編碼)等樣式的雷達(dá)信號(hào)[1]。傳統(tǒng)的實(shí)現(xiàn)方法是采用直接數(shù)字合成器DDS實(shí)現(xiàn)。通過(guò)對(duì)DDS相關(guān)參數(shù)產(chǎn)生對(duì)應(yīng)的雷達(dá)中頻信號(hào)，其優(yōu)點(diǎn)是產(chǎn)生的信號(hào)質(zhì)量比較好,缺點(diǎn)是系統(tǒng)控制繁瑣、模擬的雷達(dá)信號(hào)參數(shù)相對(duì)固定、缺乏足夠的靈活性，對(duì)于非線性調(diào)頻和相位編碼信號(hào)很難達(dá)到令人滿(mǎn)意的效果。
本文基于軟件無(wú)線電的思想,采用FPGA實(shí)現(xiàn)DDS功能，通過(guò)控制DDS參數(shù)，在1片FPGA中實(shí)現(xiàn)了各種雷達(dá)信號(hào)的模擬。
1 DDS基本原理
DDS由相位累加器、只讀存儲(chǔ)器（ROM）、數(shù)模轉(zhuǎn)換器（DAC）和低通濾波器（LPF）組成。DDS的關(guān)鍵部分是相幅轉(zhuǎn)換部分，根據(jù)相幅轉(zhuǎn)換方式的不同，DDS大致可分為兩大類(lèi)：(1)ROM查詢(xún)表法。ROM中存儲(chǔ)有不同相位對(duì)應(yīng)的幅度值,相位累加器輸出對(duì)應(yīng)的幅度序列，實(shí)現(xiàn)相幅轉(zhuǎn)換；(2)計(jì)算法。對(duì)相位累加器輸出的相位值通過(guò)數(shù)學(xué)計(jì)算的方法得到對(duì)應(yīng)的幅度值,實(shí)現(xiàn)相幅轉(zhuǎn)換，這里的計(jì)算方法有拋物線近似法、CORDIC法等。
對(duì)于查詢(xún)表法，ROM里存儲(chǔ)了2N個(gè)點(diǎn)(一個(gè)周期)。工作過(guò)程如下：在時(shí)鐘脈沖fc的作用下，頻率控制字K由累加器累加得到相應(yīng)的相位碼，相位碼尋址ROM進(jìn)行相位/幅度變換輸出不同的幅度編碼，相當(dāng)于在ROM里每隔K個(gè)點(diǎn)取出一個(gè)點(diǎn)，再經(jīng)過(guò)數(shù)模轉(zhuǎn)換器DAC得到相應(yīng)的階梯波，最后經(jīng)低平滑濾波器對(duì)階梯波進(jìn)行平滑，即得到由頻率控制字K決定的連續(xù)變化的模擬輸出波形，輸出頻率fout為:
式中，K為頻率控制字，N為相位寄存器字長(zhǎng)。輸出頻率由頻率控制字及相位寄存器字長(zhǎng)決定。
理想情況下，由于采樣的原因，輸出信號(hào)頻譜存在一些雜散，譜線呈辛格函數(shù)形狀。DDS輸出信號(hào)雜散分量較大的主要原因有以下幾點(diǎn)：一是相位截?cái)嘈?yīng)；二是存放在ROM中的波形幅度存在量化誤差；三是DAC的非理想特性。在DDS中，為了得到高的頻率分辨率，相位累加器的字長(zhǎng)一般較大，而只讀存儲(chǔ)器ROM的容量有限，通常位輸出中只有高A位用來(lái)尋址ROM，從而產(chǎn)生相位截?cái)嗾`差，而DAC和ROM正弦波幅度字長(zhǎng)也是有限的，同時(shí)，在DAC轉(zhuǎn)換過(guò)程中總存在如微分線性誤差等誤差，這樣就產(chǎn)生了量化誤差和DAC的非理想特性誤差。
2 基于FPGA的雷達(dá)信號(hào)模擬器
基于FPGA的雷達(dá)信號(hào)產(chǎn)生器系統(tǒng)框圖如圖1所示。系統(tǒng)主要由單片機(jī)、FPGA、模數(shù)轉(zhuǎn)換器、低通濾波器、自動(dòng)電平控制、RS-232通信接口、時(shí)鐘電路以及人機(jī)接口等部分組成。單片機(jī)完成系統(tǒng)控制、人機(jī)交互控制以及與上位計(jì)算機(jī)的信息交換[2]； FPGA實(shí)現(xiàn)DDS的模擬以及其他邏輯的產(chǎn)生[3-4]；模數(shù)轉(zhuǎn)換器將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，經(jīng)低通濾波器濾波后獲得良好的波形信號(hào)；為了提高信號(hào)產(chǎn)生器帶負(fù)載的能力，自動(dòng)電平控制部分保證輸出信號(hào)幅度在接入不同負(fù)載時(shí)變化不致太大。
系統(tǒng)工作時(shí)，單片機(jī)將由RS-232接口接收到的或由鍵盤(pán)設(shè)置的信號(hào)參數(shù)寫(xiě)入FPGA，在FPGA中實(shí)現(xiàn)的DDS內(nèi)核根據(jù)設(shè)置的參數(shù)產(chǎn)生相應(yīng)的數(shù)字波形，經(jīng)D/A轉(zhuǎn)換、低通濾波和電平控制后輸出。
2.1 完全DDS內(nèi)核
完全DDS內(nèi)核的組成框圖如圖2所示。完全DDS核包括頻率累加器、相位累加器、相位偏移累加器、波形存儲(chǔ)器、相位選擇開(kāi)關(guān)等部分。頻率累加器在產(chǎn)生線性調(diào)頻信號(hào)時(shí)控制頻率增量的大小；相位累加器和普通的DDS中的相位累加器功能相同，其輸入為頻率控制字，決定輸出信號(hào)的頻率；相位偏移累加器用于產(chǎn)生相位編碼信號(hào)，其相位偏移字根據(jù)需要可以有多種，但必須有一種相位偏移為0°；正弦表用于存儲(chǔ)數(shù)字正弦波，為了減小波形存儲(chǔ)容量，正弦表中只存儲(chǔ)了1/4個(gè)周期的正弦波信號(hào)，通過(guò)邏輯控制實(shí)現(xiàn)全周期正弦波信號(hào)的產(chǎn)生。
完全DDS內(nèi)核的工作原理與普通DDS芯片的工作原理大致相同，只不過(guò)在產(chǎn)生不同調(diào)制樣式信號(hào)時(shí)取舍不同。由于相位/ 幅度轉(zhuǎn)換表中存放的是正弦信號(hào)，因此模塊只輸出受到不同調(diào)制的正弦信號(hào)。如果將相位/ 幅度轉(zhuǎn)換表做成內(nèi)容可修改的雙端口RAM結(jié)構(gòu)，則該模塊也能產(chǎn)生特殊樣式的周期信號(hào)。基于完全DDS核的信號(hào)產(chǎn)生方法其優(yōu)點(diǎn)是預(yù)存波形的點(diǎn)數(shù)不變，輸出信號(hào)的頻率僅由頻率控制字和系統(tǒng)時(shí)鐘決定，三者之間的關(guān)系如上節(jié)DDS基本原理描述的關(guān)系。
如前所述，DDS輸出信號(hào)存在雜散頻譜。引起雜散頻譜的原因主要有相位截?cái)嘈?yīng)、波形幅度量化誤差和DAC的非理想特性。由于本系統(tǒng)采用單獨(dú)的DAC芯片，這里只討論前兩種因素對(duì)信號(hào)質(zhì)量的影響。
為了得到高的頻率分辨率，相位累加器位數(shù)一般較大，而在DDS設(shè)計(jì)中，為了節(jié)省波形存儲(chǔ)器的容量，人們希望在不引入過(guò)多干擾的情況下盡可能多地截去相位累加器的低有效位B。故相位累加器的N位輸出中只有高A位去尋址只讀存儲(chǔ)器，從而產(chǎn)生了相位截?cái)嗾`差。根據(jù)相關(guān)分析，相位截?cái)鄬⒁鹬芷谛苑侵C波雜散，其譜曲線“成對(duì)”出現(xiàn)，“成對(duì)”譜線出現(xiàn)的間隔為fc/2B。通常采用Wheatley相位抖動(dòng)注入法消除這種雜散，在每次相位累加器溢出之時(shí)，高頻脈沖產(chǎn)生一個(gè)0~(K-1)的隨機(jī)數(shù)Kn，加到相位累加器的寄存器值上，使相位累加器的溢出不總是比理想的溢出推后，而是隨機(jī)地提前，從而打破了周期性。這種方法對(duì)去除雜散非常有效，但所付出的代價(jià)是產(chǎn)生了寬頻帶相位噪聲，但這種寬頻帶相位噪聲比雜散更容易濾除。
由于ROM存儲(chǔ)的波形樣點(diǎn)的幅度編碼由有限位二進(jìn)制數(shù)表示,這樣DDS的輸出波形就存在幅度量化誤差，僅從量化觀點(diǎn)看，設(shè)正弦波的樣點(diǎn)值用D位二進(jìn)制碼來(lái)表示,則信號(hào)功率與量化噪聲總功率之比為6D dB。可見(jiàn)，幅度量化的信噪比隨著D的增加而提高。為了在低比特DAC情況下能夠采用隨機(jī)化幅度抖動(dòng)注入法獲得更高的信號(hào)質(zhì)量，在DAC的輸入數(shù)據(jù)被截?cái)喑蒑 bit之前，給正弦查詢(xún)表輸出的D bit數(shù)據(jù)加上一個(gè)隨機(jī)數(shù),這個(gè)隨機(jī)數(shù)的范圍是0~(2D-M-1),如圖3所示。
通過(guò)對(duì)一個(gè)有5 bit DAC的隨機(jī)化幅度抖動(dòng)注入DDS的頻譜和兩個(gè)分別有5 bit和11 bit DAC的普通正弦輸出DDS的頻譜的比較，隨機(jī)化幅度抖動(dòng)注入DDS雜散的電平比起帶有相同分辨力DAC的普通DDS雜散的電平至少低10 dB，而與有11 bit DAC的普通正弦輸出DDS的雜散的電平差不多。尤其值得注意的是，一直出現(xiàn)在正弦輸出DDS載波附近的雜散譜線在隨機(jī)化幅度抖動(dòng)注入DDS輸出頻譜中被消除掉了[5]。
2.2 各種體制雷達(dá)信號(hào)的實(shí)現(xiàn)方法
簡(jiǎn)單脈沖調(diào)制和重頻調(diào)制雷達(dá)信號(hào)的實(shí)現(xiàn)方法比較簡(jiǎn)單，這里只描述頻率捷變雷達(dá)信號(hào)、線性調(diào)頻雷達(dá)信號(hào)和相位編碼雷達(dá)信號(hào)的實(shí)現(xiàn)方法，并給出相應(yīng)的QUARTUS仿真結(jié)果。
(1)頻率捷變雷達(dá)信號(hào)
頻率捷變信號(hào)與常規(guī)雷達(dá)信號(hào)相比，只是頻率發(fā)生了變化，而其他參數(shù)不變，其既可以實(shí)現(xiàn)脈間捷變，也可以實(shí)現(xiàn)脈組捷變。當(dāng)脈間捷變時(shí)，只需要在每個(gè)調(diào)制脈沖期間設(shè)置不同的頻率控制字即可；脈組捷變是在一組脈沖周期內(nèi)為一個(gè)頻率控制字，而在另一組脈沖周期內(nèi)為另一個(gè)頻率控制字，根據(jù)頻率捷變數(shù)量循環(huán)使用頻率控制字。圖4所示是只有2個(gè)頻率的脈間捷變信號(hào)的相位累加器輸出的仿真結(jié)果，為了便于觀察，2個(gè)頻率對(duì)應(yīng)的頻率控制字分別定為240和15。
(2)線性調(diào)頻雷達(dá)信號(hào)
產(chǎn)生線性調(diào)頻是在普通的DDS核前面增加了一級(jí)頻率累加器，定期改變頻率控制字，從而改變輸出信號(hào)的頻率。如果頻率增量字是一個(gè)恒定的值，則輸出信號(hào)為線性調(diào)頻信號(hào)；如果頻率增量字是一個(gè)變化的值，則輸出信號(hào)為非線性調(diào)頻信號(hào)。圖5所示為線性調(diào)頻信號(hào)的仿真結(jié)果。
(3)相位編碼雷達(dá)信號(hào)
圖6所示為5位二相編碼信號(hào)的仿真結(jié)果，其編碼順序是“+ + + - +”，其相位分別在“+ → -”和“-→ +”時(shí)發(fā)生180°的相位跳變。
本文基于軟件無(wú)線電的思想，通過(guò)在FPGA中實(shí)現(xiàn)一個(gè)完全的DDS內(nèi)核，實(shí)現(xiàn)多種雷達(dá)信號(hào)的產(chǎn)生，產(chǎn)生的雷達(dá)信號(hào)完全能夠滿(mǎn)足各種雷達(dá)信號(hào)處理實(shí)驗(yàn)的要求。文中討論了各種信號(hào)獨(dú)立產(chǎn)生的方法，如果將DDS內(nèi)核中的正弦表設(shè)計(jì)成雙端口存儲(chǔ)器，還可以實(shí)現(xiàn)任意波形和多種組合波形的產(chǎn)生。
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