現代有線、無線通信的迅猛發展，對作為通信系統核心部件的數模轉化器(DAC)提出了越來越高的要求。應用在通信領域的DAC通常要求其量化精度高于10 bit，采樣速率超過100 MS/s[1-3]。例如10GBASE-T以太網標準要求其系統中的DAC工作采樣率為1.6 GS/s，并且直到400 MHz頻率時IMD都要低于-70 dB[1]。

    本文基于TMSC 0.18 μm CMOS工藝，采用6-6分段的電流舵結構，設計了一種12位500 MS/s的DAC。
1 DAC系統架構與設計
    電流舵DAC可分為二進制編碼型、溫度計編碼型和分段型三種。二進制編碼型DAC無須編碼電路，電流源陣列可直接由輸入碼字控制，因而具有面積小的優點，但其劣勢在于DAC的單調性得不到保證，且DAC的差分非線性（DNL）和毛刺比較大；溫度計編碼型的相鄰碼字間只有一個電流源被切換，因此DAC的單調性、DNL和毛刺方面的性能得到了保證，但其代價是大規模的編碼電路；分段型DAC結合了二進制編碼型DAC面積小和溫度計編碼型DAC單調性好、毛刺小等優點，得到了廣泛的應用[1-3]。
    本文設計的DAC采用6-6分段的電流舵結構，在面積和性能之間折中。輸出電流滿幅為20 mA，采用差分輸出的PMOS結構，輸出負載為50 Ω。DAC由輸入同步電路、譯碼器和延時電路、同步與開關驅動電路、電流源陣列和帶隙基準電路等單元組成，如圖1所示。12 bit數字信號經過同步電路處理后，高6位經過二進制-溫度計譯碼器、低6位經過延時電路后送入同步及開關驅動電路，對開關的控制信號進行同步處理，并調節其電壓交叉點，最后控制電流源陣列的輸出電流。

2 電路設計
    本文設計的DAC采用內置帶隙基準模塊產生基準電壓，基準電壓和片外電阻一起產生基準電流。DAC電路模型如圖2所示。

 
2.2 開關驅動電路的設計
    在開關控制信號SW、SWb的電平切換過程中，電流源的漏端電壓會出現抖動。對PMOS電流源而言，當SW和SWb的電壓交叉點在數字電源和地的中點電壓 (Vdd+Vss)/2時，甚至會出現M3a和M3b同時關斷的情況，極大地增大了DAC的毛刺，降低了DAC的動態特性[7]。在M1的漏端疊加一層M2構成共源共柵電流源，一方面可以提高電流源的輸出阻抗，另一方面可以降低電流源漏端電壓Vnode抖動對電流的影響。此外，還需要調節開關控制信號的電壓交叉點。本文中所采用的開關驅動電路如圖4所示[2，3，7]，clk信號的加入起到對開關控制信號的同步作用。該驅動電路中，鎖存器的下降沿滯后于上升沿，經過反相器后形成上升沿滯后于下降沿的控制信號SW和SWb，產生低于(Vdd+Vss)/2的電壓交叉點。

3 電路仿真及測試結果
    本文設計的DAC基于TSMC 0.18 μm CMOS工藝模型，采用3.3 V模擬電源電壓、1.8 V數字電源電壓。在500 MS/s的采樣率下，利用Cadence Spectre對DAC在不同輸入信號頻率時的SFDR進行了仿真。對DAC輸出電壓的瞬態波形進行4 096點離散傅里葉分析(采樣率500 MS/s，差分負載50 Ω，滿幅輸出電流20 mA)，不同輸出頻率下的SFDR結果如表2所示。圖5和圖6所示分別是采樣率為500 MS/s、輸入70 MHz和240 MHz正弦信號時對DAC差分輸出進行4 096點DFT分析得到的頻譜分析結果。

    本文基于TSMC 0.18 μm CMOS工藝，設計了一種分段式電流舵結構的12位500 MS/s的D/A轉換器。仿真結果顯示，該DAC具有良好的頻域性能，在奈奎斯特頻率范圍內SFDR均高于77 dBc，適用于通信系統中的應用需求。
參考文獻
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