文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2012)12-0036-02
在移動(dòng)通信環(huán)境中，無線信道千變?nèi)f化，接收機(jī)接收到的信號(hào)往往是信號(hào)經(jīng)反射、折射以及散射的多條路徑在不同時(shí)間點(diǎn)到達(dá)接收端的疊加。可見，要精確估計(jì)出信道響應(yīng)值并檢測(cè)出原始信號(hào)十分艱難。信號(hào)檢測(cè)作為物理層的接收端算法，起著恢復(fù)影像數(shù)據(jù)的作用，不容輕視。因此，在接收端進(jìn)行正確可靠的信道估計(jì)研究及應(yīng)用十分關(guān)鍵[1]。一般PUSCH信號(hào)檢測(cè)的實(shí)現(xiàn)多采用ZF算法，除此之外，MMSE算法也比較常用。由于ZF算法簡(jiǎn)單且易實(shí)現(xiàn)[2]，故本文采用的是ZF算法。FPGA在數(shù)據(jù)處理方面有著優(yōu)越的性能且非常適合做并行運(yùn)算，其芯片內(nèi)部一般都含有大量的RAM和多達(dá)幾百個(gè)乘加單元，利用FPGA進(jìn)行數(shù)據(jù)處理能夠提高處理速度，因此用FPGA實(shí)現(xiàn)信號(hào)檢測(cè)應(yīng)用在LTE綜合測(cè)試儀開發(fā)中是一個(gè)相對(duì)較好的方案。
1 信號(hào)檢測(cè)算法簡(jiǎn)介
1.1 系統(tǒng)模型
在完成信道估計(jì)之后，可以得到每一對(duì)收發(fā)天線下資源粒子處的沖擊響應(yīng)值。在傳輸分集條件下，以最大比合并的方式進(jìn)行信號(hào)檢測(cè)、解預(yù)編碼和解層映射。在空間復(fù)用條件下，需要對(duì)每一個(gè)資源粒子處進(jìn)行信號(hào)檢測(cè)，恢復(fù)各個(gè)發(fā)送天線端口下資源粒子中的賦值符號(hào)。對(duì)每個(gè)資源粒子進(jìn)行信號(hào)檢測(cè)，就可以得到所有發(fā)送端處的賦值符號(hào)。
2 ZF信號(hào)檢測(cè)算法在FPGA中的實(shí)現(xiàn)
由于進(jìn)行信號(hào)檢測(cè)的數(shù)據(jù)來自于解基帶信號(hào)和信道估計(jì)之后的數(shù)據(jù)，因此實(shí)現(xiàn)時(shí)，在解基帶信號(hào)之后才能進(jìn)行信號(hào)檢測(cè)。解基帶信號(hào)和信號(hào)估計(jì)之后分別給出一個(gè)標(biāo)志位，待兩個(gè)數(shù)據(jù)輸入標(biāo)志同時(shí)有效時(shí)開始進(jìn)行信號(hào)檢測(cè)。信號(hào)檢測(cè)模塊和前面兩個(gè)模塊以握手信號(hào)進(jìn)行通信，以保證數(shù)據(jù)的正確采集。
對(duì)于一個(gè)接收天線的情況，在信道估計(jì)中已經(jīng)求出其信道特性且把數(shù)據(jù)存放在信道插值之后的RAM(H_KL_ram)中。After_fft_ram中的數(shù)據(jù)即為解基帶信號(hào)之后的數(shù)據(jù)，但不是所有的數(shù)據(jù)都會(huì)用到，而是根據(jù)帶寬來配置的。求取信號(hào)檢測(cè)數(shù)據(jù)的過程實(shí)際就是一個(gè)矩陣的除法，將對(duì)應(yīng)的元素相除，再把計(jì)算結(jié)果存儲(chǔ)到RAM中。實(shí)現(xiàn)流程如圖1所示。
在TD-LTE系統(tǒng)中，一個(gè)子幀有14個(gè)OFDM符號(hào)。若等14個(gè)OFDM信號(hào)都解出來再進(jìn)行信號(hào)檢測(cè)，則會(huì)浪費(fèi)大量的RAM資源，故在進(jìn)行完信道估計(jì)之后，可按符號(hào)進(jìn)行信號(hào)檢測(cè)，以節(jié)省一部分RAM資源。
3 FPGA仿真與實(shí)現(xiàn)結(jié)果分析
圖2、圖3分別是信號(hào)檢測(cè)的ModelSim仿真圖和板級(jí)實(shí)現(xiàn)的ChipScope截圖。FPGA實(shí)現(xiàn)時(shí)使用的時(shí)鐘是200 MHz，其中enen_in_h、even_in_y分別是信號(hào)檢測(cè)所需要輸入的數(shù)據(jù)，其高16位為實(shí)部，低16位為虛部。enen_in_h與even_in_y做復(fù)數(shù)的除法，在FPGA中除法的分子和分母的位數(shù)可以不同，分子最大位數(shù)為54 bit，目前均衡的方式是Y/H求出X，把Y的位數(shù)由32 bit擴(kuò)展到54 bit，分母H依舊是32 bit；FPGA中除法的算法是分子和商的位數(shù)相同(為54 bit)，但結(jié)果只能取16 bit，根據(jù)多次試驗(yàn)結(jié)果來確定最合理的16 bit數(shù)據(jù)。實(shí)部與虛部的處理方法相同，最后將實(shí)部與虛部的計(jì)算結(jié)果拼成一個(gè)32 bit的數(shù)據(jù)。最終的計(jì)算結(jié)果為實(shí)部與虛部分別取高16 bit組成一個(gè)32 bit的輸出。圖2、圖3中所示的even_out是信號(hào)檢測(cè)輸出的數(shù)據(jù)，由仿真圖和實(shí)現(xiàn)圖可以看出，軟件仿真和用開發(fā)平臺(tái)信號(hào)檢測(cè)的結(jié)果是一致的，因此用FPGA可以實(shí)現(xiàn)對(duì)信號(hào)的準(zhǔn)確檢測(cè)。
ZF算法的Verliog[4]程序已通過Xilinx ISE10[5]的編譯、仿真驗(yàn)證及板級(jí)驗(yàn)證，其結(jié)果與理論值一致，精確度可以達(dá)到LTE系統(tǒng)的要求。該算法滿足了硬件對(duì)算法的模塊化、規(guī)則化要求，是一種可以充分發(fā)揮硬件的優(yōu)勢(shì)、利用硬件的資源和速度，從而實(shí)現(xiàn)硬件與算法理想結(jié)合的優(yōu)化方案。本文用硬件的思想對(duì)ZF算法進(jìn)行處理，達(dá)到了既滿足算法合理性要求也滿足FPGA設(shè)計(jì)要求的目的。在FPGA設(shè)計(jì)中，為追求速度與面積的平衡，故在本方案中采用流水線設(shè)計(jì)，每次調(diào)用4個(gè)乘法器和2個(gè)除法器，既提高了速度，也節(jié)省了資源。由于該算法的FPGA實(shí)現(xiàn)在這個(gè)項(xiàng)目的聯(lián)機(jī)調(diào)試中性能非常穩(wěn)定，該實(shí)現(xiàn)方案已經(jīng)到應(yīng)用到LTE綜合測(cè)試儀項(xiàng)目中。
參考文獻(xiàn)
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