介紹了一款可配置的USB IP核設(shè)計，重點描述USB IP核的結(jié)構(gòu)劃分，詳細闡述了各模塊的設(shè)計思想。為了提高USB lP的可重用性，本USB IP核設(shè)計了總線適配器，經(jīng)過簡單配置可以用于AMBA ASB總線或WishBone總線結(jié)構(gòu)的SoC中。此IP核進行了FPGA驗證，驗證結(jié)果表明他可作為一個獨立的模塊嵌入到SoC系統(tǒng)中。

1 引 言

USB(Universal Serial Bus)具有以下特點：即插即用、廣泛的軟硬件支持、低功耗、可選擇的多種速度模式、完備的總線拓撲結(jié)構(gòu)。隨著半導體工藝技術(shù)的發(fā)展，集成電路設(shè)計者能夠?qū)⒂鷣碛鷱碗s的功能集成到單硅片上。SoC是將系統(tǒng)集成在一塊芯片上，包括微處理器、模擬IP核、數(shù)字IP核和存儲器(或片外存儲控制接口)等。SoC的一項關(guān)鍵技術(shù)即為IP(Intellectual Property)復用技術(shù)。IP核是指在電子設(shè)計中預先開發(fā)的用于系統(tǒng)芯片設(shè)計的可復用構(gòu)件，系統(tǒng)設(shè)計者在進行一個復雜設(shè)計時將眾多IP核在一個芯片上有效集成，從而構(gòu)成一個功能強大的系統(tǒng)。IP技術(shù)在SoC的開發(fā)中可以充分利用已有的開發(fā)成果，從而縮短系統(tǒng)芯片的設(shè)計周期，提高效率。

在設(shè)計IP核時應(yīng)注意其可重用性，為了增強IP核的可能重用性，使IP核能更好地適應(yīng)不同總線結(jié)構(gòu)的SoC平臺，可以為IP核設(shè)計一個總線接口模塊。該模塊主要完成片上總線的協(xié)議轉(zhuǎn)換和實現(xiàn)，稱之為總線適配器(BusAdapter)。其特點為：IP核與外部的片上總線標準無關(guān)，其邏輯相對固定，只需對相應(yīng)的總線適配器進行配置就能夠有效地集成于不同片上總線的SoC平臺。當前SoC中常用的總線協(xié)議有三種分別是：ARM公司的AMBA、Silicore公司的WISHBONE SoC Interconnection Archi—tecture和Ahera的Avalon總線。

本文實現(xiàn)的USB IP核中，設(shè)計了總線適配器，在綜合前針對WishBone總線或AMBA ASB總線通過宏定義進行設(shè)置，從而使USB IP核能夠直接集成于WishBone或AMBA ASB總線的SoC系統(tǒng)中。

2 USB系統(tǒng)組成部分

系統(tǒng)主要分為三個部分：主機、設(shè)備和互連。在任何的系統(tǒng)中，只有一個主機，與主機系統(tǒng)的接口稱作主機控制器。他可由硬件、固件和軟件綜合實現(xiàn)。設(shè)備可以分為功能性設(shè)備即外設(shè)和集線器，前者作為系統(tǒng)的功能擴展設(shè)備而后者作為設(shè)備的擴展連接點。互連定義了主機和外設(shè)的連接和通信方式。包括總線拓撲結(jié)構(gòu)、內(nèi)部分層關(guān)系、數(shù)據(jù)傳輸模型和總線訪問控制等幾個部分。一個簡單的系統(tǒng)可以由一臺主機和一個外設(shè)構(gòu)成。

3 USB的模塊設(shè)計

3．1 模塊劃分

USB IP核主要是實現(xiàn)了USBl．1協(xié)議，在對整個協(xié)議分析的基礎(chǔ)上，整個IP核共分成五大模塊：串行接口引擎模塊、協(xié)議層模塊、端點控制模塊、端點存儲模塊和總線適配器模塊。串行接口引擎主要是支持最底層的USB協(xié)議，由于USB協(xié)議中為了增加抗干擾對比特流進行了“不歸零碼(Non Return to Zero Invert)”的編解碼，同時為了可以從比特流中提取同步信號用了“位填充”和“位剔去”。串行接口主要完成比特流方面的處理。協(xié)議層模塊則主要是完成解包和打包。在USB協(xié)議中，數(shù)據(jù)緩沖區(qū)用了端點(Endpoint)這個概念，不同的緩沖區(qū)用了不同的端點號來區(qū)分，端點存儲模塊就是相應(yīng)的數(shù)據(jù)緩沖區(qū)。端點控制模塊主要是端點控制寄存器和端點狀態(tài)寄存器，對端點進行相應(yīng)的控制。總線適配器模塊主要是在不同總線結(jié)構(gòu)的SoC中，對USB IP核總線接口進行相應(yīng)的配置，從而可以進行無縫連接到相應(yīng)的SoC中。USB IP核模塊劃分如圖1所示。

圖1

3．2 串口接口引擎

串口接口引擎主要是完成USB協(xié)議中比特流的處理。根據(jù)數(shù)據(jù)的傳輸方向可分為發(fā)送部分和接收部分。發(fā)送部分即為USB設(shè)備給USB主機發(fā)送數(shù)據(jù)，接收部分則為USB設(shè)備從USB主機那里接收數(shù)據(jù)。如圖2所示。

圖2

接收部分：從同步域中恢復出12 MHz的時鐘信號，接收主機過來的比特流對其進行不歸零碼(NRZI)解碼，剔除位填充然后進行串并轉(zhuǎn)換，最后將轉(zhuǎn)換后的數(shù)據(jù)以字節(jié)的形式傳給協(xié)議層。接收部分還要能判斷出一個包的開始，在USB傳輸過程中，是以包為單的，因此接收部分首先要測包的開始SOP(Start of Packet)，所有包都是從同步字段(SYNC)開始的，同步字段是產(chǎn)生最大的邊緣轉(zhuǎn)換密度(Endge Transition Density)的編碼序例。以NR—ZI編碼的二進制串“KJKJKJKK”同步字段最后2位是同步字段結(jié)束的標記，同時標志了包標識符(Pacekt Iden一tiler，PID)的開始。只有當檢測到包SOP才開始后面的NRZI解碼、去位填充和串并操作，否則就繼續(xù)處于等待階段。

在接收部分還需要有檢錯部分，在檢查到傳輸過來的數(shù)據(jù)有錯誤時，要進行相應(yīng)的錯誤處理。如在NRZI解碼后，在對數(shù)據(jù)進行去位填充時發(fā)現(xiàn)了有連續(xù)7個“1”則可以認為數(shù)據(jù)在傳輸過程中出現(xiàn)了錯誤，數(shù)據(jù)包已經(jīng)損壞，必須通知協(xié)議層。在接收部分需要特別注意的是：在接收USB主機過來數(shù)據(jù)時，是不同的時鐘域，因此必須考慮到亞穩(wěn)態(tài)問題。在本設(shè)計中，由于只處理單個比特信號，因此用了兩級寄存器來消除亞穩(wěn)態(tài)。

發(fā)送部分：將協(xié)議層打包好的加上同步字段，然后進行并串轉(zhuǎn)換，將字節(jié)形式轉(zhuǎn)換成比特流形式，接著根據(jù)協(xié)議將數(shù)據(jù)進行位填充和NRZI編碼，通過D+和D一信號傳送給USB主機。這個同步字段也是告訴USB主機有一個新數(shù)據(jù)包發(fā)送過來了，在發(fā)送部分還要產(chǎn)生包結(jié)束EOP(End of Packet)的信號。

3．3 USB協(xié)議層

協(xié)議層主要分成三個子模塊：解包模塊、打包模塊和協(xié)議引擎模塊。這一層主要是將經(jīng)過串口接口引擎模塊過來的數(shù)據(jù)進行解包，剔除USB協(xié)議中的信息。同時將端點中要發(fā)送的數(shù)據(jù)，在協(xié)議引擎控制下進行相應(yīng)的打包，然后通過SIE模塊傳送給USB主機。 3．3．1 解包模塊

本模塊主要將接收到的信息包數(shù)據(jù)進行解析，解析出包標識(PID)，端點地址和USB設(shè)備地址以及包含在包中的有效數(shù)據(jù)。在解包時，對令牌包進行CRC5校驗，對數(shù)據(jù)包進CRCl6檢驗，若出錯則進行相應(yīng)的出錯處理。從上面所述可知，任何包都有同步字段而同步字段在串口接口引擎模塊中已經(jīng)除去了，因此本模塊不用關(guān)心同步字段。整個解包數(shù)據(jù)流如圖3所示。

圖3

整個解包過程如下：首先判斷接收的包是什么包，若為TOKEN包(0UT或IN或SOF或SETUP或ACK或NAK或STALL或PRE)則轉(zhuǎn)入到TOKEN包的處理進程，若為數(shù)據(jù)包(DATA0或DATAl)則轉(zhuǎn)入到DATA包的處理進程。在TOKEN包或DATA包中若發(fā)現(xiàn)數(shù)據(jù)有錯則丟棄此包并報錯。

3．3．2 打包模塊

根據(jù)PE送來的PID組織相應(yīng)的信息包，把要發(fā)送的數(shù)據(jù)安排在相應(yīng)的數(shù)據(jù)包，或者組織令牌包。發(fā)送令牌包時，不必產(chǎn)生CRC5校驗位。在發(fā)送數(shù)據(jù)包時，需要把有效數(shù)據(jù)的CRCl6校驗位放在末尾一起發(fā)送。這個模塊主要就是如何把協(xié)議層引擎模塊送過來的數(shù)據(jù)進行打包，打包的概念其實質(zhì)就是把要發(fā)送的數(shù)據(jù)根據(jù)其相應(yīng)的信息安排相應(yīng)的發(fā)送順序。同樣打包的過程中也不用考慮同步字段，同步字段在串口接口引擎層加入。整個打包數(shù)據(jù)流如圖4所示。

圖4

3．3．3 協(xié)議層引擎模塊

在USB設(shè)備中，某一個時刻和主機通信的只能是一個端點，當前操作都基于這個端點地址。主機不能同時和幾個端點進行通信，端點的屬性在設(shè)備和主機剛開始連接時進行的枚舉過程中已經(jīng)確定，保存在各端點對應(yīng)的寄存器中，比如是IN還是OUT端點，是支持控制傳輸、批量傳輸還是中斷傳輸?shù)亩它c等。協(xié)議引擎模塊是整個協(xié)議層的核心控制單元，控制了其他所有模塊的工作方式，根據(jù)當前端點的配置或當前狀態(tài)處理傳輸事務(wù)，并在傳輸事務(wù)中實時更新控制與狀態(tài)寄存器。他的功能包括：有效處理IN，OUT和SETUP事務(wù)，確定當前傳輸事務(wù)要操作的端點地址，正確應(yīng)答各種包和管理數(shù)據(jù)的發(fā)送和接收，同時實現(xiàn)USB協(xié)議中的錯誤恢復機制。

3．4 端點控制模塊和端點模塊

端點模塊：點其實就是USB進行通信時，用于存數(shù)據(jù)的緩沖區(qū)，為了提高數(shù)據(jù)存取的速度，本IP核的端點設(shè)計成FIFO。端點控制模塊：主要是端點控制寄存器和端點狀態(tài)寄存器，此模塊中包含了USB IP核的頂層控制和狀態(tài)寄存器。如USB設(shè)備的狀態(tài)控制寄存器、設(shè)備地址寄存器、中斷屏蔽寄存器和中斷源寄存器等。為了增加靈活性，在設(shè)計時針對每一個端點分別設(shè)計了設(shè)置和功能相同但地址不同的寄存器，包括端點的控制狀態(tài)寄存器、中斷源寄存器、中斷屏蔽寄存器、緩沖區(qū)的指針寄存器。端點根據(jù)協(xié)議可以配置1到16個，在實際設(shè)計中根據(jù)本身系統(tǒng)需要可以對USB IP核配置端點數(shù)，增加了USB IP核端點可擴展性。

3．5 總線適配器模塊

此模塊是為了提高本IP核的可重用性而設(shè)計的。他主要包括WishBone總線接口、AMBA ASB總線接口和相應(yīng)的配置寄存器。若使用于WishBone總線結(jié)構(gòu)的SoC中，則在綜合前通過宏定義進行設(shè)置啟用WishBone總線接口，這樣整個USB IP核可以無縫接入WishBone總線結(jié)構(gòu)的SoC中。若使用于AMBA ASB總線結(jié)構(gòu)的SoC中，則在綜合前通過宏定義進行設(shè)置啟用AMBA總線接口無縫接入其SoC中。由于是在綜合前通過宏定義的，因此在實際綜合的時候，只會將宏定義的總線模塊綜合成實際電路，而不會兩個總線接口模塊都給綜合，節(jié)省資源。同時當此IP核要應(yīng)用于其他的總線結(jié)構(gòu)SoC中，如Altera的Avalon總線，則只要根據(jù)此總線協(xié)議再設(shè)計一個總線接口模塊，在綜合時啟用此總線接口模塊就可以將此IP核直接應(yīng)用于此SoC中。因此本USB IP核對于不同總線的SoC利用總線適配器使具體較強靈活性，可重用性強。

4 FPGA驗證

本USB IP核已經(jīng)應(yīng)用于一款數(shù)據(jù)采集單芯片系統(tǒng)中。因此在進行FPGA驗證時，是將此IP核嵌入于此單芯片系統(tǒng)中進行的。此單芯片系統(tǒng)中嵌入UART模塊可與PC機的串口進行通信，此系統(tǒng)中的增強型8051MCU核對整個USB IP核進行相應(yīng)的控制。FPGA驗證采用了Xilinx公司的ISE集成開發(fā)環(huán)境，在調(diào)試的過程中用了ChipSeope Pro軟邏輯分析儀。硬件平臺用Xilinx公司的Virtex4系列中XC4VLX60器件。

整個過程如下：

(1)USB從設(shè)備與PC機的USB接口連接，此時USB從設(shè)備要完成設(shè)備枚舉的過程。

(2)設(shè)備枚舉完成PC機會提示驅(qū)動程序還沒有裝，要求加載驅(qū)動程序在PC機上加驅(qū)動程序，USB的驅(qū)動程序直接與PC機的操作系統(tǒng)聯(lián)系，項目中的USB接口是在Windows XP操作系統(tǒng)中調(diào)試的。

(3)在驅(qū)動程序加載完成后，PC機會提示“現(xiàn)在可以正常通訊”，表明現(xiàn)在可以利用USB的應(yīng)用層軟件進行通信了。

(4)將數(shù)據(jù)從PC機的應(yīng)用層輸入，通過USB接口發(fā)給嵌入USB IP核的數(shù)據(jù)采集SoC芯片，然后通過其中的SoC中UART將數(shù)據(jù)返回給PC機，經(jīng)過比較兩者數(shù)據(jù)完全相同，驗證表明了此IP核的正確。

圖5是在進行IP核FPGA驗證時，設(shè)備枚舉階段PC的USB主機發(fā)送給USB IP核的幀開始(SOF)包。

fs_clk為從PC機發(fā)過來的比特流恢復過來的12 MHz的時鐘信號。rx_data表示收到的數(shù)據(jù)，如圖5所示在rx_valid高電平時，表明收到的rx_data是有效的，從圖中可以看出收到了十六進制數(shù)“A5—43—85”，此包正是PC機發(fā)給USB IP核的SOF包。rxdp和rx_dn是串口接口引擎模塊中的信號，他經(jīng)過一個三態(tài)門與圖1所示的D+和D一相連接。由圖中可以看出，在“85”收到時，rxdp和rx_dn的波形表明收到了PC機發(fā)過來的兩個fS_clk時鐘周期的"SE0”表示包結(jié)束的信號。

圖5

5 結(jié) 語

本USB IP核在設(shè)計時，充分考慮到可重用性，其USB端點可進行相應(yīng)的配置和擴展。同時針對目前SoC中常用的WishBone總線和AMBA ASB總線結(jié)構(gòu)設(shè)計了總線適配器，在綜合前進行相關(guān)的宏定義就可以無縫接入SoC中。本USB IP核在實際項目中，與MCU核以及其他的IP核集成于一款數(shù)據(jù)采集SoC芯片中，該數(shù)據(jù)采集SoC已經(jīng)處于版圖后仿真階段，即將流片。