文獻標識碼： A
文章編號： 0258-7998(2012)02-0031-03
雷達技術的迅速發(fā)展，促使雷達性能不斷提高，雷達信號已由傳統(tǒng)的模擬技術向數字技術方向發(fā)展。傳統(tǒng)的雷達信號只有連續(xù)波和矩形包絡射頻脈沖兩種形式。技術雖然成熟，但采用此信號的雷達，目標參數的測量能力和精度均受到限制,遠不能適應現(xiàn)代雷達發(fā)展的要求[1]。頻率合成技術是現(xiàn)代電子系統(tǒng)的重要組成部分，是決定電子系統(tǒng)性能的關鍵。隨著雷達、電子對抗、衛(wèi)星通信、航空航天等技術的發(fā)展，各種系統(tǒng)對頻率合成器的頻譜純度、頻率穩(wěn)定度、頻率分辨率和工作帶寬等指標也提出了越來越高的要求。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發(fā)展的主要趨勢，傳統(tǒng)的單一合成方式很難兼顧上述各項性能指標,達到現(xiàn)代通信系統(tǒng)對頻率合成器的要求[2]。基于這一點，本文采用DDS+PLL相結合的方式，通過外部FPGA的控制，產生高頻率、高分辨率、變頻時間短的信號。
1 方案設計
為了產生頻帶寬、工作頻率高、頻率變換時間短的寬帶雷達信號，本文采用DDS+PLL的混合方式。DDS產生輸出小步進信號作為鎖相環(huán)的參考頻率源，由 PLL將產生的頻率倍頻到所需要的頻率范圍。頻率合成器的輸出頻率的具體公式如下：
設計采用DDS激勵PLL的方案實現(xiàn)。外部通過FPGA對DDS實現(xiàn)控制，使得DDS完成頻率為10 MHz～11 MHz、步進為10 kHz的信號，通過PLL的倍頻合成，信號達到850 MHz~935 MHz的輸出范圍。
2 單元電路的設計與仿真
2.1 基本方案設計
本方案要求輸出850 MHz～950 MHz的掃頻信號，相位噪聲優(yōu)于-90 dBc/Hz@1 kHz，雜散抑制大于-50 dBc，輸出功率＞-5 dBm，頻率步進850 kHz，環(huán)路鎖定時間小于30 μs。信號采用DDS激勵PLL的模式輸出，DDS部分選用AD公司的直接數字合成AD9852芯片，鎖相環(huán)采用ADF4360-7芯片進行設計。從AD9852芯片資料上可知，DDS輸出頻率為10 MHz，參考頻率為100 MHz時，相位噪聲約為-140 dBc/Hz@1 kHz[4]。因為鎖相環(huán)的鑒相頻率由DDS提供，而DDS輸出頻率需要參考鑒相器分頻比的數值，所以從相位噪聲的角度考慮，本文選擇DDS輸出頻率參照芯片資料的參考值為10 MHz～11 MHz。由于本設計所要求的頻率不高，所以鎖相環(huán)選用集成VCO的ADF4360-7芯片。該芯片輸出頻率可由外部電感的設置進行改變，頻率的輸出范圍為350 MHz～1 800 MHz，內部集成的二分頻器可對輸出頻率二分頻，即輸出范圍可在175 MHz～900 MHz間調整[4]，滿足本設計輸出要求。整個系統(tǒng)的原理結構如圖1所示。
為了使鎖相環(huán)路盡快進入鎖定狀態(tài)，縮短頻率合成
從圖中觀察可知，實際的測試結果為849.98 MHz～934.88 MHz，輸出理論值為850 MHz～935 MHz，相位噪聲為-90 dBc/Hz@1 kHz，輸出信號功率-4 dBm，再通過示波器來測試環(huán)路濾波器的調諧電壓跳變性能，可以得到環(huán)路鎖定時間約為14 μs。考慮到測量誤差等方面的因素，雖然該系統(tǒng)設計符合測試要求，但相位噪聲效果并不理想。由于本設計所輸出的頻帶在一個較寬的范圍，所以環(huán)路濾波器不能很好地兼顧各個頻點的性能，且電路板構圖不夠合理，電磁兼容性能有待改善。
本設計中，各單元模塊都使用集成電路實現(xiàn)，實現(xiàn)了芯片的小型化，提供了性能優(yōu)良的寬帶雷達信號，降低了該探地雷達的設計面積。該探地雷達通過實驗測試，取得了較好的測試結果，整個系統(tǒng)工作穩(wěn)定，有優(yōu)良的工作性能，為超寬帶雷達信號的產生奠定了基礎。
參考文獻
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[6] 趙宏飛.4～8 GHz寬帶DDS鎖相掃頻源的研制[D].成都：電子科技大學，2002.