全球電子設計創新領先企業Cadence設計系統公司，近日公布了一個突破性的解決方案，為設計與實現工程師帶來出色的可見性與芯片性能、面積、功耗、成本和上市時間等方面的可預測性，跨越所有的設計活動，包括系統級設計與IP選擇到最終實現和簽收。這種半導體設計的獨特而自動化的方法已經通過集成Cadence InCyte Chip Estimator 和 Cadence Encounter Digital Implementation (EDI) System技術得以實現。這些技術的結合提高了從設計規格到最終實現的關鍵指標的可預測性，同時降低了整個IC項目的風險。
“隨著復雜SoC開發成本的不斷飆升，所有領域的生產商希望其生產工藝能夠有更高的可見度，”Semico Research Corporation高級ASIC/SoC分析家Richard Wawrzyniak說。“通過集成這兩種產品的功能，Cadence解決了業界日益迫切的需求，為Soc的開發提供一個獨特和及時的解決方案。”
在設計周期中結構規劃階段做出的決策在很大程度上決定了芯片最終的大小、功耗、性能和成本。在這些初期階段，設計團隊可以在最終設計、實現和簽收之前考慮并量化各種結構和IP選項，實現最大的優化。然而過去半導體設計師一直被迫使用手動或分散的方法進行評估和結構選擇，缺乏靈活性、自動化和精確分析以及與實現工具緊密結合的優勢。這種新Cadence解決方案不再需要靠猜測，提供了一個全新的數據驅動和全局的方法進行IP選擇的優化，并結合結構、設計、實現與簽收。
使用全新的Cadence解決方案，設計師可以迅速而精確地評估芯片尺寸、功率和成本，包括實時IP和生產工藝假設分析，以簡化IP選擇，并確認設計結構和可行性。作為Cadence開放型、多供應商IP技術的一個里程碑，該解決方案利用了ChipEstimate.com門戶網站中廣大的IP體系，該站有200多家IP供應商和晶圓廠，他們提供數據使得精確的假設分析能力成為可能。當系統級權衡與架構完成后，設計師可以動態推進到最終實現階段，將評估作為一個種子，更快得到收斂的結果。Cadence的EDI System可以完成設計的實現與簽收，同時監控和跟蹤模塊與全芯片進展的各個方面，并且更新當前實際芯片面積、功耗、性能和成本，讓所有利益相關者都可以清楚地看到。由于EDI System的優化改進了成品率、尺寸或功率，用戶可以立刻看到在整個芯片成本方面的優勢。
“這種新解決方案為半導體設計團隊提供了一個獨特的新優勢，從系統級工程師到芯片實現工程師等所有參與者如今都可以更為了解詳情并進行精確的權衡，包括技術與經濟指標，”Cadence首席戰略官兼高級副總裁Charlie Huang說。“它打破了各領域之間的壁障，帶來更透明而可預測的半導體開發流程。這種節約成本的設計理念是設計團隊的一個全新模式，能夠解決對于降低IC設計成本與風險的迫切市場需求。”
這種新解決方案將會在7月份于舊金山舉辦的Design Automation Conference中展出，將于年內上市。