消除模數轉換鏈路中的數字反饋可能是一個挑戰(zhàn)。在把數字輸出與模擬信號鏈路及編碼時鐘隔離開來的板級設計過程中，即使在極為謹慎的情況下，模數轉換器 (ADC) 輸出頻譜中也有可能觀察到某些數字反饋的現象，從而導致轉換器動態(tài)范圍性能的下降。盡管良好的布局可以幫助減輕耦合回模擬輸入的數字噪聲的影響，但是這種辦法也許不足以消除數字反饋這個問題。本文解釋了數字反饋，并討論了一種新的創(chuàng)新性 ADC，這種 ADC 內置了一些功能，在良好設計的布局也許不足以解決問題的情況下，這些功能可用來克服數字反饋。

數字反饋

數字反饋可能由于容性耦合、地電流或甚至波導動作而產生。即使是非常之小的反饋因素也會在 ADC 輸出頻譜中引起不希望有的音調。當一個無偏移的 ADC 接收一個 1LSB 量級的非常微弱信號時，這個 ADC 非常像一個具 120dB 增益的放大器：被驅動的所有輸出將以與輸入信號相同的頻率提供極大的功率。

數字反饋可能發(fā)生在器件級或系統(tǒng)級上。ADC 之前的寬帶增益會加重這種影響。在低信號電平時，數字反饋可能以增大的奇次諧波形式出現，或者在延遲的反饋作用下改變噪聲層的形狀，或者以某種噪聲層增大的形式出現。積分噪聲性能通常不會受到太大的影響，不過在嚴重的情況下，噪聲層的集中區(qū)域有可能被抬升 20dB 之多。如果有一個碰巧與抬高的噪聲層區(qū)域撞上的窄帶應用，那么這就意味著實實在在的 20dB 量級的信噪比 (SNR) 損失。

在低信號電平下，如果失調電壓很大 (以致代碼不能穿過主要的位邊界)，則數字反饋被消除。在數字反饋難以控制的地方，可以考慮故意引入偏移電壓。在高信號電平時，數字反饋一般在一定程度上被解除了相關性，因此不像在低信號電平時那么明顯。但這時數字反饋仍然可能在某種程度上降低 SNR。

在確定是否發(fā)生數字反饋的過程中，有意引入或清除失調電壓的能力可以是一種有效的工具。假如，當存在一個低信號電平時，SNR 在引入失調電壓的情況下有所改善，則表明正在發(fā)生數字反饋。　



圖 1：嚴重數字反饋的典型表現 (采用 6 級流水線時)

圖 1 顯示了相對嚴重的高頻數字反饋的模擬結果，該情形與我們研究過的客戶的一些布局實例產生的結果非常相像。盡管是以更加嚴重的形式，但是這仍然代表了 ADC 本身的反饋機制。

噪聲層的整形與流水線延遲有關。具有偶數流水線級的 ADC 將在奈奎斯特頻率下產生一個峰值 (而不是這里所觀察到的為零)。如果所關注的頻譜區(qū)域局限于 DC 和 1/4 奈奎斯特 (Nyquist) 頻率之間，您可以認為數字反饋不是問題。具有一個較大流水線延遲的 ADC 將在這些特性之間呈現較短的時間間隔。

進入編碼時鐘的數字反饋可能產生 2 階和 4 階甚至其他階諧波，但是僅在較高信號電平時才比較明顯。這與以下情況類似：耦合進時鐘的模擬輸入功率會對時鐘進行相位調制，從而產生 2 階諧波失真。進入放大器或進入非快速穩(wěn)定網絡的較低頻率反饋，可能產生有一些零點、而不是抬高某些區(qū)域的噪聲層，而且可能往往提高靠近 DC 或奈奎斯特頻率的區(qū)域。實際情況也許涉及這些反饋機制中的若干種，這往往會產生更加復雜的噪聲層。





圖 2：進入未實現良好穩(wěn)定網絡中放大的較低頻數字反饋示例

圖 2 僅示出了低頻反饋的一個例子。這種工作特性可能并不穩(wěn)定，因而會產生出現在不同位置的“零”。這些深谷零的位置提供了起因的相關線索，因為它們指示了在頻域中的那些點上產生極小功率的重復圖形。這可被看作是一個精細復雜的弛豫振蕩器，涉及 ADC 之前的增益以及各種延遲 (包括流水線延遲)。一個高階濾波器可以改變這種反饋行為，或者在采用具微秒延遲的 SAW 濾波器的情況下，可以相當有效地控制反饋行為。這種不穩(wěn)定的反饋行為是由熱噪聲和輸入電源激發(fā)的。對多次轉換進行平均后，這類反饋行為可以產生相當一致的噪聲層升高。例如，通過在驅動器放大器下面走數據總線，可以產生這類反饋行為。

如果選擇了不良的布局，則器件級和系統(tǒng)級上的數字反饋均會變得更糟。通常，給定的設計似乎將擁有兼顧這方面性能所需的全部特性。長的輸出總線、以低特性阻抗布線以及在接收設備端很重的容性負載所有這一切都導致在輸出級產生更大的脈沖電流。類似地，采用最大的 OVDD (數字輸出電源電壓) 最大限度地增大了數字電流。如果降低數字輸出電壓擺幅，就會相應地降低耦合回模擬電路的數字噪聲。在電路板底面放置 OVDD 旁路、增大引線電感、大體積電容器、小直徑通孔、厚的電路板、散熱等等所有這一切都增大了電源軌至輸出部分的阻抗，從而增大了跨地回路產生的信號。把 OGND 回接至一個接地不良的焊盤會使情況更糟。所有這些都將在 IC 基片上導致更多的接地反彈。使事情更糟的是，非對稱地處理模擬和時鐘輸入也會導致數字反饋。對稱地處理這些輸入將保持采樣過程或時鐘接收器的共模抑制，并降低數字反饋。舉一個不對稱的例子: 將一個大測試焊盤放置在剛好位于ADC 下方的電路板底部的兩個輸入之一上，而將另一個測試焊盤安放于一定距離之外的另一個輸入上，這種做法可以滿足線路內測試人員的要求，但這種不對稱性將會損害 ADC 性能。如果您必須提供探測，則把測試焊盤并排放置，使信號走線從中穿過，并在這些元件之后靠近 ADC 的地方布設終端。測試焊盤是無引線的電容器，如果這么用，而不是在不同長度的傳輸線尾端充當起縮短作用的容性組件，那么在 GHz 頻率上也許是有益的。

避免將一個輸入布置在電路板頂面，另一個布置在電路板底面，這聽起來也許是顯然的事。除了與高頻行為有關的非對稱，這樣的布置還會拾取布滿電路板走線的兩個平面之間的電位差。

甚至不要用層的改變使差分放大器的輸出反向。差分放大器的 + 輸出不必一定驅動 ADC 的 + 輸入，它們是可互換的。就 AC 應用而言，這一般來說沒有關系。如果確實有關系，那么在驅動器之前實現。

內部數字反饋大部分是一種高頻現象。較低的采樣率往往不那么成問題，除非到負載的距離增大了。如果從負載返回的反射信號在不到 1/2 個時鐘周期內消失，那么它們就不會產生數字反饋。

　當數字輸出回饋耦合至模擬電路部分時，數字反饋將出現，從而引起干擾。這種干擾在噪聲層中表現為異常的整形，而在 ADC 輸出頻譜中則表現為寄生噪聲。最糟糕的情況出現在中標度處，這采用 CMOS 輸出模式，所有輸出從 1 切換為 0 (2 進制補碼格式) 或從 0 切換為 1，從而產生大的地電流，如圖 3 所示。



圖 3：ADC 中的數字反饋

跨過這個中標度點的小信號在所有這些數字信號輸出的和中產生一個不相稱的輸出功率。

凌力爾特已經推出了 LTC2261 系列超低功率 14 位 /12 位、25Msps 至 150Msps ADC，提供了一種新的和專有的功能，可在甚至良好的布局做法也無效的情況下減少數字反饋。交替位極性 (ABP) 模式在輸出緩沖器之前使所有奇數位反相，以當工作在中標度周圍時，實現數目相等的 1 和 0 的切換，從而有效地消除了引起數字反饋的大的地平面電流。



圖 4：交替位極性模式

圖 4 顯示了怎樣利用交替位極性模式改變數字輸出字。消除地平面電流，以在小的輸入信號跨過中標度時，減少反饋回 ADC 輸入的能量。當這種模式啟動時，所有奇數位 (D1、D3、D5、D7、D9、D11、D13) 在輸出緩沖器之前都反相，如圖 5 所示。偶數位 (D0、D2、D4、D6、D8、D10、D12) 不受影響。這種方法可降低電路板地平面中的數字電流，并降低數字噪聲，尤其是在模擬輸入信號非常小的情況下。通過使奇數位反相，在接收器端對數字輸出解碼。利用簡單的 SPI 連接至 ADC，通過串行設定啟動交替位極性模式。



圖 5：對交替位極性模式數據解碼

除了交替位極性模式，還提供一個可選數據輸出隨機函數發(fā)生器，以減少來自數字輸出的干擾。該隨機函數發(fā)生器解除了數字輸出的相關性，以減少出現重復碼的可能性，從而避免重復碼耦合回 ADC 輸入，在輸出頻譜中引起不想要的音調。通過在數字輸出被傳送至芯片之外以前對其進行隨機化處理，即可實現這些無用音調的隨機化以減小此類音調的幅度。

數字輸出通過在 LSB (實際上是白噪聲) 與所有其他數據輸出位之間運用一種“異”邏輯運算來進行“隨機化”。如欲解碼，則采用逆運算;在 LSB 與所有其他位之間應用一種“異”運算。交替位極性模式與數字輸出隨機函數發(fā)生器無關 ━━ 這兩種功能可以同時接通、同時不接通或任一接通。如示，兩種數字反饋抑制方法 (交替位極性模式和數字輸出隨機函數發(fā)生器) 可使無寄生動態(tài)范圍 (SFDR) 性能改善 10~15dB。

圖 6 示出了 LTC2261 對一個 70MHz IF、-65dBFS 輸入信號進行采樣并折返至 ADC 的第一奈奎斯特區(qū)域的 FFT 曲線圖。左側的曲線圖示出了采用交替位極性模式 (數字輸出隨機函數發(fā)生器被停用) 時的 ADC 性能。噪聲層中的凸起和輸出頻譜中的寄生噪聲由數字反饋引起，輸入端上的低電平信號使數字反饋有所衰減 (數字輸出在全“1”和全“0”之間切換)。凸起的數目對應于 ADC 中流水線級的數目。右側的 FFT 曲線圖示出了同時采用交替位極性模式和隨機函數發(fā)生器時 SFDR 性能的改善情況。噪聲層現在很平坦，而且最高的寄生噪聲減低了 12dB。　

 

圖 6：運用交替位極性模式和隨機函數發(fā)生器時 LTC2261-14 的 SFDR 性能。

Fs=125Msps，AIN= 70MHz、-65dBFS，平均 128k 點 FFT

與今天市場上提供的同樣采樣率和分辨率的可比較 ADC 相比，LTC2261 系列 ADC 的功耗僅為其 1/3。LTC2261-14 為 14 位 125Msps ADC 僅從 1.8V 模擬電源消耗 127mW 功率，而 14 位 25Msps ADC LTC2256-14 僅消耗 30mW 功率 (參見圖 7 以了解整個系列的器件)。為了進一步節(jié)省功率，還提供了打盹或休眠模式，以使功率降至 0.5mW。



圖 7：超低功率 1.8V ADC 系列

LTC2261 是一款極端靈活的高速 ADC，具一個 SPI 兼容的接口，以設定和調節(jié)若干獨特的設置。SPI 端口用于選擇數字輸出配置 (CMOS、DDR CMOS、DDR LVDS)、從 7 種 LVDS 輸出電流設定值中進行選擇，以根據所驅動的負載或距離決定最佳的功率要求，或啟用任選的 LVDS 輸出終端來幫助消減由接收器上的不良終接所引起的任何反射，從而節(jié)省了外部組件和板級空間。還可以選擇測試模式，以允許用戶驗證 ADC 和處理器之間的連接。

結論

在采樣情況下，良好布局仍然不能提供避免數字反饋所需的隔離，LTC2261 的內置功能可用來幫助抵消引發(fā)這種不良干擾的地電流。LTC2261 提供極高的靈活性和調節(jié)能力，以改善數據采集系統(tǒng)的性能。