摘  要： 在Altera Cyclone II平臺上采用“自頂向下”的模塊化設計思想及VHDL硬件描述語言，設計了串行通信控制系統。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進行在線編程調試，實現了串行通信控制功能。基于FPGA的系統設計調試維護方便、可靠性高，而且設計具有靈活性，可以方便地進行擴展和移植。
關鍵詞： FPGA；通信控制系統；模塊化；VHDL

　基于現場可編程門陣列FPGA的系統開發可以廣泛應用于各行各業，ASIC設計、通信、控制、電力電子等。其主要優點有：設計周期短、功耗低，可實現更高集成度的數字系統和嵌入式系統等。用戶可對FPGA內部的邏輯模塊和I/O模塊重新進行配置，以實現數字邏輯電路以及基于FPGA的SRAM、查找表(LUT)等。FPGA還具有靜態可重復編程和動態在系統重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改，從而提高設計的可靠性、穩定性和靈活性。傳統的設計中，FPGA的功能僅局限于集成電路的應用和驗證，然而隨著電子技術的迅猛發展，集成度更高，功耗更低，基于FPGA的電路設計將發揮出更大的優勢，使得在一片FPGA中實現一個完備的數字處理系統成為可能[1-3]。本文提出的基于FPGA的串行通信控制系統的設計與實現，是在Altera公司的FPGA Cyclone II芯片EP2C5的基礎上實現的，運用VHDL語言編程，在Quartus II軟件上進行編譯、仿真，最終在FPGA開發板上成功實現下載和調試驗證。
1  串行通信控制系統的基本原理
　基本的通信方式可分為并行通信和串行通信兩種。并行通信就是數據以成組的方式在多個并行信道上同時傳輸；而串行通信則是在傳輸過程中，二進制數據一位一位的通過一條通信信道，并且按照規定的規程依次傳輸，實現計算機與計算機或計算機與外部設備之間的通信(數據交換)。由于串行通信的收發方都只需要一條數據線，比較容易實現，而且長距離傳輸時也更加可靠，因此其應用十分廣泛[4]。
　串行通信控制系統的模型如圖1所示，其基本原理是：信息源將待傳輸的消息轉換成原始電信號(如電話系統中的電話機就可看成是信息源)；發送設備對原始電信號進行某種變換或處理，使電信號符合信道的傳輸特性要求；信道是信息傳輸的通道，在串行通信時，代表信息的數字信號序列按時間順序一個接一個地在信道中傳輸；接收端從收到的信號中恢復出相應的原始信號；受信者則將復原的原始信號轉變成相應的消息(如電話機將對方傳來的電信號還原成了聲音)；噪聲源是信道中的所有噪聲及通信系統中噪聲的集合[5]。

2 系統整體設計方案
2.1 系統功能
　(1)通過4×4鍵盤輸入0~F數據，并將此輸入數據發送給上位機，上位機可以準確接收所發送的數據。
　(2)通過LED準確接收上位機串口調試助手發送的數據。
　(3)波特率可分為2 400 b/s、4 800 b/s、9 600 b/s、19 200 b/s、38 400 b/s，并且可以隨意修改。
2.2 設計方案
　整個設計在Altera Cyclone II平臺上采用了“自頂向下”的模塊化設計思想，并使用硬件描述語言VHDL對電路進行描述。
　根據功能要求，系統可分為4×4鍵盤掃描輸入模塊、LED顯示模塊、接收模塊、發送模塊和波特率產生模塊5個功能模塊，系統原理框圖如圖2所示。

　設計原理為：4×4鍵盤掃描輸入模塊將所輸入的數據轉換為二進制代碼傳輸給發送模塊，發送模塊再將此數據通過串口TXD發送到PC機；接收模塊通過串口RXD接收由上位機或串口調試助手發送的數據，并且顯示在數碼管上；數據傳輸速率由波特率產生模塊的輸出頻率決定，可以根據需要進行設置，如可設置為2 400 b/s、4 800 b/s等。
3 功能子模塊的設計與實現
3.1 接收模塊的設計
　接收模塊的主要功能為接收PC機發送8 bit二進制數。根據功能要求，采用VHDL硬件描述語言對其功能進行描述，模塊頂層設計文件如圖3所示，各端口分別為：bclkr(傳輸速率控制端，輸入波特率產生模塊的輸出頻率)、resetr(復位端)、rxd(接收端口，串行輸入)、r_ready(接收就緒)、rbuf(接收寄存器)。該模塊采用有限狀態機設計。

3.2 發送模塊的設計
　發送模塊的主要功能是將鍵盤按鍵值以給定的波特率發送給PC機。本文的設計思想是：當不發送數據時，數據信號線表現為高電平，即空閑位；當開始發送數據后，數據信號為低電平，也就是起始位，為了保證能夠在發送數據時準確采樣，采用頻率為波特率16倍的輸入時鐘。輸入時鐘信號由波特率產生模塊的輸出提供。該模塊采用VHDL硬件描述語言進行描述，頂層設計文件如圖4所示，各端口分別為：bclkt(輸入時鐘)、resett(復位)、xmit_cmd_p(發送命令端)、txdbuf[7...0](發送緩沖器輸入端)、txd(發送數據端)、txd_done(發送完畢)。該模塊采用有限狀態機設計，根據功能要求，電路包括空閑、起始、等待、移位、停止5個狀態。

3.3 波特率產生模塊的設計
　波特率產生模塊的主要功能：當輸入不同數據時，將對輸入的時鐘信號有不同的分頻比，從而產生不同的波特率。波特率發生器采用加法計數器來實現多種分頻。產生38 400 b/s的VHDL程序如下：
process(clk，bo)
begin
 case bo is
                     when "100"=>clkout<=clk38400；
                     when others=>clkout<=null；
                  end case；
end process；
process(clk，res)
variable cnt5：integer range 39 downto 0；
begin
if res=′1′ then cnt5：=0； clk38400<=′0′；  //復位
elsif rising_edge(clk) then
if cnt5>=39 then cnt5：=0；clk38400<=not clk38400；
//設置分頻系數38 400波特率
    else cnt5：=cnt5+1；
    end if；
end if；
end process；
　波特率為38 400 b/s的仿真波形如圖5所示。其中，bo為波特率選擇設置端口，將其分配給FPGA開發板的3個撥動開關，通過撥動開關輸入相應的數據實現波特率設置；clk為系統時鐘信號，頻率為24 MHz；res為復位端；clkout為輸出時鐘，提供給接收和發送模塊，實現不同波特率傳輸。

3.4 鍵盤模塊設計
　鍵盤模塊的主要功能是將按鍵轉換為8 bit二進制數，該功能的實現過程為：對于4×4鍵盤，通常連接為4行、4列，因此，要識別按鍵，只需要知道是哪一行和哪一列即可。為了完成這一按鍵識別過程，本設計首先確定行值，如果讀入的4行均為高電平，則肯定沒有鍵按下，如果讀入的4行有一位為低電平，則對應的該行肯定有一個鍵被按下，這樣便可以獲得按鍵的行值；然后通過加法計數器進行列掃描，獲得列值。將獲取到的行值和列值組合成一個8 bit的數據，根據實現不同的編碼對每個按鍵進行匹配。鍵盤模塊仿真波形如圖6所示。

3.5 數碼管顯示模塊設計
　數碼管顯示模塊的主要功能是將所接收到的數據在8 bit七段數碼管上進行顯示。本設計中使用的是兩個4 bit一體、共陰極型的七段數碼管。因此，數碼管中被輸入高電平的這一段將會被點亮，反之則不亮。應用數碼管的這一特點，給數碼管相應的段輸入高電平，從而實現相應數據的顯示。通過位選端口來控制，被選通的數碼管顯示數據，其余關閉。實現數碼管顯示的VHDL代碼如下[6]：
LIBRARY ieee；
USE ieee.std_logic_1164.all；
ENTITY led_display IS
        PORT
    (
        ledclk： IN STD_LOGIC；
        res： IN STD_LOGIC；
        data： IN STD_LOGIC_VECTOR(7 downto 0)；
        ledout： OUT STD_LOGIC_VECTOR(7 downto 0)；
        sel： OUT STD_LOGIC_VECTOR(2 downto 0)
    )；    
END led_display；
ARCHITECTURE led_architecture OF led_display IS
BEGIN
process(ledclk，res，data)
      begin
        if ledclk′event and ledclk=′1′ then
            if res=′1′ then ledout<="00000000"；
        end if；
        case data is
            when "00000000" =>ledout<="00111111"；
//顯示數據0
            when "00000001" =>ledout<="00000110"；
//顯示數據1
            when "00000010" =>ledout<="01011011"；
//顯示數據2
                                ：             ：
                                ：             ：
            when "00001111" =>ledout<="01110001"；
 //顯示數據F
            when others =>null；
         end case；
       end if；
   sel<="000"； end process；
END led_architecture；
4 系統下載與調試結果
　在Quartus II 7.2中建立項目后，輸入頂層設計文件及各個模塊的VHDL程序代碼，編譯、仿真、管腳分配之后產生編程文件，將編程文件下載到FPGA芯片EP2C5Q208上，通過串口線連接實驗箱與PC機進行調試及驗證。通過FPGA的4×4鍵盤輸入0~F數據，并發送給PC機，PC機可以正確接收到所發送的數據；同時，通過PC機串口調試助手發送數據給FPGA時，FPGA也可以準確接收到相應數據，并且將接收到的數據在數碼管上顯示；改變波特率時也可以實現上述功能。實驗結果表明，本設計滿足設計要求。
　本設計運用FPGA開發平臺將串行通信控制系統集成在一片Altera EP2C5芯片中，提高了系統的質量和可靠性。同時，由于基于FPGA的系統設計能夠在現場進行編程及調試，具有很大的靈活性，可以方便地進行修改完善，用戶可以在不改變電路系統的情況下，進行反復編程和隨意修改。一旦設計成熟，也可以制成ASIC芯片，不但大大降低了設計風險，也可以節約成本。
參考文獻
[1] 李迎九，肖柳明.基于FPGA的數字通信系統同步電路的設計[J].湘潭師范學院學報(自然科學版)，2005，27(1).
[2] KUNG Yingshieh， Chen Chiasheng， Wong Kiinging， et al. Development of a FPGA-based control IC for PMSM drive with adaptive fuzzy control[C]. Proceeding of IEEE Industial Electronics Society， IEOON 2005， 2005： 1544-1545.
[3] 潘松，黃繼業.EDA技術與VHDL[M].北京：清華大學出版社，2009.
[4] 宋兵躍，吳軍輝，黃斌.單片機的高效串行通信研究[J].單片機與嵌入式系統應用，2010(1)：27-29.
[5] 王興亮.通信系統原理教程[M].西安：西安電子科技大學出版社，2007.
[6] 李晶皎，李景宏，曹陽.邏輯與數字系統設計[M].北京：清華大學出版社，2008.