信息娛樂系統(tǒng)能在幫助司機安全前往目的地的同時娛樂乘客，而且這已不再是高檔車輛的專利：現(xiàn)在新興的汽車輔助駕駛系統(tǒng)正進入主流市場。前面的液晶顯示器需要動態(tài)地從GPS顯示器切換到許多攝相機中的一個，甚至是由車輛周圍的幾架照攝相機拍攝的圖像的組合。后面攝相機的圖像協(xié)助平行停車，確保離開停車位和安全駕駛在車道上，并避免與迎面而來的車輛碰撞。為了擴大司機在繁忙的十字路口的視野，前置攝像頭（兩個前輪上方的車身上安裝的兩個攝相機）可以顯示圖像。一些車輛能夠提供“查看周圍的圖像”，這基本上是一個圍繞車身的虛擬的360度視野，它們來自前面（尖端的引擎蓋），后部和兩邊（側(cè)鏡）的攝相機拍攝的圖像。對于不同尺寸的液晶顯示屏，這些圖像可能需要縮放（大小），調(diào)整和增強以提高圖像質(zhì)量。

管理圖像數(shù)據(jù)需要新的IC。專用集成電路非常昂貴并具有風險，而ASSP又不靈活。可編程邏輯器件（PLD）克服了這些缺點，但用于圖像數(shù)據(jù)面臨著接口的挑戰(zhàn)，這往往需要很高的性能，而且可編程邏輯器件的使用成本高。然而這種情況正在改變。現(xiàn)已推出新一代低成本具有高性能IO緩沖器的可編程邏輯器件。這些低成本的可編程邏輯器件提供高效的傳輸、處理，操作和數(shù)字數(shù)據(jù)的顯示，同時使產(chǎn)品差異化，幫助實現(xiàn)產(chǎn)品上市時間和成本效益的目標。

傳送圖像數(shù)據(jù)

采用了各種方法在車輛上傳輸圖像數(shù)據(jù)。一種常見的方法是使用LVDS來建立源同步接口。

一種適用于視頻應用的流行技術(shù)是采用7:1 LVDS（低壓差分信號）接口。通道連接，攝相機連接，平面顯示器連接和FlatLink是這種方法的變種。LVDS是一種高速、低功耗，通用接口標準。它采用一對產(chǎn)生大小相等且方向相反的電流的差分信號，這也有助于降低總的輻射。此外，LVDS使用電流模式驅(qū)動，限制了功耗。美國國家半導體公司開發(fā)了基于LVDS的通道連接和FPD連接（平板顯示連接）技術(shù)，作為平板顯示器的解決方案，支持從圖形控制器到LCD面板的數(shù)據(jù)傳輸。該技術(shù)后來被擴展為一個通用數(shù)據(jù)傳輸方式。攝相機連接是一個基于7:1 LVDS的標準，使用多達28位的數(shù)據(jù)，時鐘頻率可達85Gpbs，總吞吐量為2.38兆赫。德州儀器公司的FlatLink提供21:3或28:4的配置，支持4位、6位或8位RGB。

用低成本可編程邏輯器件挑戰(zhàn)實現(xiàn)LVDS7:1

7:1 LVDS接口通常使用的三到五個LVDS數(shù)據(jù)通道和一個LVDS時鐘通道。更高分辨率的顯示器會使用四或五個LVDS數(shù)據(jù)通道。在一個時鐘周期或周期中，在每個數(shù)據(jù)通道有7個串行位，如圖1所示。


圖1 7:1 LVDS接口的時序

用低成本的可編程邏輯器件實現(xiàn)LVDS接口7:1的挑戰(zhàn)包括高速LVDS緩沖器和用于產(chǎn)生解串時鐘的PLL，能夠捕獲輸入的數(shù)據(jù)，具有高效，準確的匹配和數(shù)據(jù)格式化。

高速LVDS緩沖器：必須能夠以相對較高的速度接收或發(fā)送數(shù)據(jù)和時鐘至或來自可編程邏輯器件。準確的速度取決于分辨率、幀速率和顯示器使用的顏色深度。例如，針對60赫茲到75赫茲的刷新率，800×600到1024×768的顯示器需要LVDS數(shù)據(jù)發(fā)送從40兆赫至78.5兆赫的頻率。這轉(zhuǎn)換成LVDS數(shù)據(jù)速率為280Mbps至549Mbps。更高分辨率的顯示器，如1280×1024、60赫茲，要求數(shù)據(jù)必須與一個108MHz的時鐘一起傳輸。對于這些系統(tǒng)，數(shù)據(jù)以756 Mbps傳輸。

時鐘發(fā)生器：通常的方法是接收輸入時鐘和使用一個鎖相環(huán)，對每個數(shù)據(jù)位7倍于時鐘頻率。實際上，這是相當困難的，因為時鐘運行速度極快。由于典型的顯示接口的時鐘速率為60MHz~100MHz或更高，乘以7產(chǎn)生420MHz到700MHz的頻率。以這些時鐘速率工作，任何圖像控制和處理就不可能用一個低成本的PLD來實現(xiàn)。

數(shù)據(jù)采集，匹配及格式化：緊隨LVDS輸入緩沖器的寄存器必須準確地捕捉到數(shù)據(jù)。嚴格的時鐘和數(shù)據(jù)關(guān)系的控制是很重要的，以捕獲送入的高速數(shù)據(jù)流。這也是必要的匹配（減少）前面?zhèn)鬟f到PLD的數(shù)據(jù)速度。如果輸入捕捉電路只運行在一個時鐘的邊沿，應該生成七個低速時鐘的相移，用七個不同寄存器捕獲輸入數(shù)據(jù)。時鐘產(chǎn)生和分配的挑戰(zhàn)阻礙了用PLD來實現(xiàn)。時鐘必須具有相對較低的抖動，因為其抖動必須計算在整個時序預算中。同樣，在任何時序分析之中，必須考慮用于提供該時鐘輸入或輸出寄存器的時鐘分配網(wǎng)絡(luò)的偏移。

在MachXO2 器件中實現(xiàn)7:1 LVDS的實例

可編程邏輯器件MachXO2具有特定功能的架構(gòu)，支持7:1 LVDS接口。這些特性包括高性能的LVDS I/O緩沖器、雙數(shù)據(jù)速率（DDR）I/O寄存器，匹配邏輯和具有專用3.5時鐘分頻器的高精度鎖相環(huán)。這些特性和功能提供了一套完整的解決方案。MachXO2器件提供了多達21個數(shù)據(jù)通道。圖2顯示了接收器和發(fā)送器的四個數(shù)據(jù)通道。


圖2 在MachXO2中的接收器和發(fā)送器

在此圖中，MachXO2器件的接收模塊接收四個數(shù)據(jù)通道，以及通過LVDS I/O緩沖器的時鐘。這些緩沖器可以運行高達303兆赫（606 Mbps），支持高分辨率，顯示刷新速率高達85 MHz的像素速率（SXGA）。 PLL是用3.5乘以時鐘。然后通過一個低偏移邊緣的時鐘網(wǎng)至DDR捕獲寄存器來分配較快的移相時鐘（ECLK）。LVDS的數(shù)據(jù)送入具有7:1匹配功能的DDR寄存器。這個匹配使得I/O數(shù)據(jù)與高速EDGE時鐘（ECLK）解多路復用，然后至較慢速度的FPGA時鐘頻率（SCLK）。

這個7:1 LVDS的解決方案包括自動對齊PLL輸出時鐘到最佳位置，用于對輸入LVDS數(shù)據(jù)流采樣，為自動對齊可編程邏輯器件的時鐘至輸入數(shù)據(jù)字添加邏輯。這些“軟”的邏輯與“硬”資源相呼應，提供完整的顯示接口解決方案。

MachXO2 PLD的發(fā)送模塊接收28位并行數(shù)據(jù)和快速的DDR時鐘（ECLK）。并行數(shù)據(jù)送入到具有7:1匹配功能的顯示I / O邏輯單元。匹配功能使得具有低速系統(tǒng)時鐘（SCLK）的輸入數(shù)據(jù)復用至更高速度的DDR輸出邊緣時鐘速率（ECLK）。

總結(jié)

用許多圖像源（幾個攝像機）來增加數(shù)字內(nèi)容，后座顯示屏和導航系統(tǒng)正在進入主流市場。

在圖像應用方面，由于成本和功耗的優(yōu)勢，預計7:1 LVS接口將依然流行，例如車載信息娛樂系統(tǒng)。

MachXO2器件可以部署在汽車輔助駕駛系統(tǒng)來管理來自攝像機的圖像的顯示和操作（縮放，旋轉(zhuǎn)等）。MachXO2器件可以從一臺攝像機到其他攝像機顯示圖像之間進行動態(tài)切換，或?qū)烧呓M合在一起。