文獻標識碼： A
文章編號： 0258-7998(2011)02-0091-04
無源時差定位系統(tǒng)利用多個觀察站接收目標輻射源的信號，通過估計各個觀察站接收信號之間的到達時間差，完成對目標輻射源的定位，具有作用距離遠、隱蔽性強、定位精度高等優(yōu)點。通常是通過對各個接收站的中頻信號進行互相關，比較接收信號之間的相似性來得到高精度的到達時間差估計結(jié)果[1-2]。
對于無源時差定位中所處理的雷達信號，一般可以檢測出脈沖的到達時間,也就大體知道了到達時間差[3]，從而可通過控制相關序列的采樣時機，只求解相關函數(shù)相關峰附近的相關值就可獲得時差信息。而相關函數(shù)的計算一般利用FFT/IFFT快速算法進行頻域相關，頻域相關會同時計算全部相關信息，在已知粗略時差范圍時效率并不高（對于長度為N的采樣序列，用頻域相關法估計時差需要進行3個2N點FFT/IFFT運算和2N次復數(shù)乘法），而且大點數(shù)FFT/IFFT的工程實現(xiàn)也非常困難，運算時間與硬件資源開銷嚴重，不適于進行實時時差估計[4- 5]。
本文利用時域相關可只求解部分相關值的優(yōu)勢，設計實現(xiàn)了一種并行相關結(jié)構(gòu)的時差估計器，大大縮減了運算時間，可以滿足實時時差估計的需求，同時簡化了硬件結(jié)構(gòu)、降低了硬件開銷與實現(xiàn)難度。
1 基本原理[6-8]
假設輻射源輻射的信號為實信號s(t)，被兩個接收機接收的信號分別為x(t)和y(t)，具有不同的噪聲和時間延遲，兩信號可表示為：
由于信號與噪聲互不相關，Rsn1=Rsn2=0,因此可得到：
若需±m(0<m<N)范圍內(nèi)的相關值，可以用2m+1個乘累加器并行計算來減小運算時間。不失一般性，以一個N=4,m=2的相關運算為例，將每個乘累加器所需進行的乘運算列于表1（clk表示乘周期）。
在工程實際中，中頻采樣后的數(shù)據(jù)一般存儲于雙口RAM或FIFO中，每個時鐘沿最多可提供兩個不同地址的數(shù)據(jù)。然而，由式(7)與表1看出，每個乘累加器每個周期所需的輸入數(shù)據(jù)都不一致，要為這些累加器同時提供不同的輸入數(shù)據(jù)幾乎是不可能的，尤其是在時鐘速率與采樣位數(shù)都較高的情況下。
對乘累加器每個周期所進行的乘運算進行調(diào)整，如表2所示。從中可以發(fā)現(xiàn)：相關結(jié)果未發(fā)生變化；每個乘周期所有乘累加器的輸入都相同；第i個乘累加器當前周期的x輸入為第i-1個乘累加器上一乘周期的x輸入。由此，可設計一種并行流水結(jié)構(gòu)來避免多個乘累加器同時工作時對數(shù)據(jù)吞吐率的要求。
如圖1所示，每個乘累加器的y輸入相同，x輸入則由上一個乘累加器的x輸入經(jīng)過一延遲寄存器得到，整個并行相關器每個周期只需讀入兩個新的輸入數(shù)據(jù)，數(shù)據(jù)吞吐率得以大大降低。需注意的是，為了求得±m(0<m<N)范圍內(nèi)的相關值，需要對輸入序列進行簡單的調(diào)整，即在y輸入序列之前和x輸入序列之后各補m個零。實際上，只要對x與y輸入序列做出補零或截取這樣的調(diào)整，此結(jié)構(gòu)可以求任意2m+1連續(xù)范圍內(nèi)的相關值。并且在數(shù)據(jù)輸入完畢后，所有乘累加器同時輸出各自的相關結(jié)果。
在實際進行設計時，上述流水結(jié)構(gòu)依然面臨難題。在乘累加器較多、時鐘速率與采樣位數(shù)較高的情況下，需要添加復雜的時序約束，才能保證每個乘累加器的y輸入都接收到正確數(shù)據(jù)，而這實現(xiàn)起來是非常困難的，有時是不可能的。為了解決這個問題，參照對x輸入流水化的方法，對y輸入也進行流水化處理，改進為圖2所示的并行流水結(jié)構(gòu)。此結(jié)構(gòu)在數(shù)據(jù)輸入完畢后，各個乘累加器將依次輸出相關結(jié)果，且在第一個乘累加器輸出結(jié)果后，做相應的清零，就可以進行新數(shù)據(jù)的相關運算。
2.2 基于DSP48E的并行相關器
Xilinx公司的Virtex-5系列FPGA具有多個集成了補碼乘法器和48位累加器的DSP48E硬核乘加單元[11]。每個硬核乘加單元不僅支持最高550 MHz的乘法累加器工作模式，并且?guī)в杏糜谠鰪娦阅艿目蛇x流水線級數(shù)。相鄰的單元之間具有專用的級聯(lián)通道，不需消耗片上邏輯與布線資源，只需進行簡單的配置（圖3）即可實現(xiàn)圖2所示的并行相關結(jié)構(gòu)。單個DSP48E硬核乘加單元有5個時鐘的流水延遲，具有2m+1個乘加單元的并行相關結(jié)構(gòu),進行相關運算所需時間為:
2.3 m的選取[12-13]
為了確定m的取值，需要知道兩接收機信號的粗略到達時間差及誤差。當采用線性檢波和固定門限檢測時，到達時間測量的均方根變化為：
其中，floor(·)表示向上取整。實際應用中，可根據(jù)具體參數(shù)情況計算選擇。
2.4 時差估計器的硬件實現(xiàn)
下面以2.2節(jié)基于DSP48E的并行相關器為核心設計時差估計器。設計采用的具體參數(shù)為：脈沖前沿最大為200 ns，中頻SNR為10 dB，fclk與fs為250 MHz。由式(11)可求得m最小為48，即并行相關器需97個DSP48E硬核乘加單元。為了減少運算量，在滿足定位精度需求下，只采集n=4 096(16.384 μs)的脈沖數(shù)據(jù)進行相關運算。
時差估計器系統(tǒng)主要包括高速ADC與Virtex-5 FPGA。ADC完成兩路信號的模數(shù)轉(zhuǎn)換，數(shù)據(jù)存儲與讀取、時差粗測、并行相關與時差提取以及ADC和通信控制則全部在一片F(xiàn)PGA內(nèi)完成。
ADC采用ADI公司的AD9211。AD9211為10 bit、最高300 MS/s、低功耗、模擬輸入帶寬700 MHz的采樣芯片。該產(chǎn)品采用1.8 V單電源，功耗僅437 mW,在70 MHz輸入頻率條件下能保持優(yōu)良的信噪比(60.1 dB FS)和SFDR(-80 dBc)。AD9211還含有內(nèi)置基準電壓源和采樣保持,最高300 MS/s的LVDS輸出可方便地與FPGA高速連接[14]。
FPGA采用Xilinx公司Virtex-5系列的XC5VSX50T。該芯片具有8 160個Virtex-5 Slices，132個36 Kbit Block RAM/FIFO以及288個DSP48E Slice；12個增強型的數(shù)字時鐘管理模塊(DCM)和6個相位匹配時鐘分配器(PMCD)；480個用戶I/O端口支持1.2 V~3.3 V多種通用的單端和高速差分端口標準及數(shù)控阻抗(DCI)；1個兼容PCI Express的集成端點模塊，4個三態(tài)以太網(wǎng)MAC(媒體訪問控制器)，12個100 Mb/s~3.75 Gb/s的RocketIO GTP高速串行收發(fā)器模塊[11]。
時差估計器的信號處理結(jié)構(gòu)如圖4所示。兩路接收信號經(jīng)射頻模塊變頻至中頻，兩路中頻信號同時經(jīng)250 MS/s采樣后通過LVDS送入FPGA，同時檢波后與固定門限比較生成兩路觸發(fā)信號。在FPGA內(nèi)，采樣信號先經(jīng)過FIFO進行緩沖。在兩路觸發(fā)信號的控制下，測量粗略到達時差并對脈沖數(shù)據(jù)進行存儲，然后對兩路脈沖數(shù)據(jù)進行并行相關運算，提取時延得到精確時差。精確時差結(jié)果經(jīng)通信接口送至定位處理器進行定位解算。
3 實驗及結(jié)果分析
3.1 性能比較分析
利用式(8)可求得時差估計器N=4 096點的相關運算時間，將運算時間與硬件資源消耗列于表3。為便于比較，將FPGA實現(xiàn)N=8 192點FFT的運算時間與硬件資源消耗同時列出。
頻域互相關法測時差共需要進行3個8 192點FFT/IFFT和8 192次復數(shù)乘法，結(jié)合上表可知，頻域互相關法的硬件資源消耗與運算周期都將遠遠高于本文設計的時差估計器。在fclk為250 MHz的情況下，本文設計的時差估計器可對重頻最高為58 kHz的雷達信號進行實時時差估計，無需復雜的時序約束設計，避免了高系統(tǒng)時鐘對系統(tǒng)穩(wěn)定性的影響，降低了硬件實現(xiàn)難度。
3.2 實驗結(jié)果分析
利用該時差估計器對常用雷達信號進行測試，各信號參數(shù)設置如下：
Signal 1：單載頻脈沖信號，脈寬0.5 μs；
Signal 2：單載頻脈沖信號，脈寬1 μs；
Signal 3：線性調(diào)頻信號，脈寬100 μs，帶寬10 Mb/s。
測試結(jié)果（如表4）表明該時差估計器可以完成無源定位中對雷達信號的高精度實時時差估計，估計精度優(yōu)于10 ns。
本文從時域互相關的原理出發(fā)，優(yōu)化設計并實現(xiàn)了一種基于DSP48E硬核乘加單元的高效并行相關時差估計器，與頻域互相關法測時差相比，以更少的硬件資源實現(xiàn)更快的運算速度，在降低硬件實現(xiàn)難度的同時提高了系統(tǒng)穩(wěn)定性。實際測試結(jié)果表明,該時差估計器可以滿足無源定位中高精度實時時差測量的要求，具有重要的應用價值。
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