摘要：為了提高DSP系統(tǒng)的開發(fā)效率，引入了現(xiàn)代DSP技術(shù)，并由此設(shè)計了QPSK調(diào)制器。依據(jù)QPSK調(diào)制的基本原理，利用MATLAB／Simulink DSP Builder和Quartusll搭建模型，在模塊的形成方式上，采用DSP Builder中的模塊代替VHDL編程，在同一平臺上實現(xiàn)了系統(tǒng)建模和硬件實現(xiàn)的有機結(jié)合，然后利用ALTERA公司提供的Signal Compile進行編譯，產(chǎn)生VHDL源程序，同時，采用ALTERA公司的Cyclone系列芯片EP2C35F6 72C6N實現(xiàn)QPSK調(diào)制。結(jié)果表明，該方法提高了設(shè)計的靈活性，通過軟件仿真和硬件測試驗證了方案的正確性和可行性。
關(guān)鍵詞：四相相移鍵控調(diào)制；FPGA；現(xiàn)代DSP技術(shù)；QuartusⅡ
四相相移鍵控調(diào)制(Quaternary Phase Shift Keying，QPSK)是一種線性窄帶數(shù)字調(diào)制技術(shù)，它已經(jīng)在數(shù)字調(diào)制技術(shù)中占有重要的地位，被廣泛地應(yīng)用于衛(wèi)星通信、移動通信、視頻會議系統(tǒng)、蜂窩電話和其它數(shù)字通信領(lǐng)域。具有頻帶利用率高、頻譜特性好、抗衰落性能強、較低的比特錯誤率等優(yōu)點。
DSP技術(shù)主要是指將DSP的基本理論和算法付諸實現(xiàn)的途徑和方法。傳統(tǒng)的DSP技術(shù)是當前廣泛使用的DSP處理器的解決方案，而這種解決方案日益面臨著不斷增加的巨大挑戰(zhàn)，自身的技術(shù)瓶頸導致這種解決方案在DSP許多新的應(yīng)用領(lǐng)域中的道路越走越窄。而現(xiàn)代DSP技術(shù)是相對于傳統(tǒng)DSP技術(shù)而言的，是基于可編程片上系統(tǒng)SOPC(System on a Programmable Chip)技術(shù)、EDA技術(shù)與FPGA實現(xiàn)方式的DSP技術(shù)，是現(xiàn)代電子技術(shù)發(fā)展的產(chǎn)物，它有效地克服了傳統(tǒng)DSP技術(shù)中的許多瓶頸，在許多方面顯示了突出的優(yōu)勢，如高速與實時性，高可靠性，自主知識產(chǎn)權(quán)化，系統(tǒng)的重配置與硬件可重構(gòu)性，單片DSP系統(tǒng)的可實現(xiàn)性以及開發(fā)技術(shù)的標準化和高效率。QPSK設(shè)計采用MATLAB／Simulink DSP Builder開發(fā)出用于QPSK調(diào)制的正交信號產(chǎn)生單元，在電路模塊的形成方式上用DSP Builder的模塊調(diào)用代替繁瑣的VHDL程序，從而方便的得到了所需的結(jié)果。系統(tǒng)的實現(xiàn)以FPGA為物理載體，與傳統(tǒng)的基于硬件描述語言的設(shè)計相比，這種流程更快捷方便靈活。
1 QPSK調(diào)制原理
所謂的QPSK調(diào)制就是利用載波的四種不同相位來表征數(shù)字信息，每一種載波相位代表兩個二進制代碼元信息。由于每一個載波相位代表兩個二進制碼元信息，所以每四個二進制碼元又被稱為雙比特碼元。
QPSK信號的表示式為
將式(1)寫成
I(t)，Q(t)為+1或-1。則式(3)即為QPSK的數(shù)學表達式。
QPSK信號的調(diào)制可分為相位選擇法和調(diào)相法，本文采用調(diào)相法進行設(shè)計，其調(diào)制框圖如下圖1所示。
圖1中，串／并變換器將輸入的二進制序列依次分為兩個并行的雙極性碼序列。設(shè)二進制數(shù)分別為a和b。雙極性的a和b脈沖通過兩個平衡調(diào)制器分別對同相載波和正交載波進行二相調(diào)制，兩路輸出疊加后就可以得到QPSK信號。
2 基于DSP Buildter的QPSK設(shè)計
DSP Builder可完成圖形化的系統(tǒng)建模、設(shè)計、仿真、把設(shè)計軟件下載到FPGA開發(fā)板上。它是一個系統(tǒng)級的開發(fā)工具，架構(gòu)在多個軟件之上，并把系統(tǒng)級和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度的發(fā)揮了兩種工具的優(yōu)勢。DSP Builder依賴MathWorks公司的數(shù)學分析工具Matlab／Simulink，以Simulink的Blockset出現(xiàn)，可以在Simulink中進行圖形化設(shè)計和仿真，同時通過SignalCompiler可以把Matlab ／Simulink的設(shè)計文件(．mdl)轉(zhuǎn)成相應(yīng)的硬件描述語言VHDL設(shè)計文件(．vhd)，以及用于控制綜合與編譯的TCL腳本。而對后者的處理可以由FPGA／CPLD開發(fā)工具QuartusⅡ來完成。
研究采用QuartusII6．1、DSP Builder6．1和Madab Rb2006作為FPGA的設(shè)計及測試平臺。因此，在設(shè)計的過程中可以很方便的調(diào)用DSP-Bbuilder和Simulink庫中的圖形模塊來建立硬件模型，輸入信號也可方便的調(diào)用Simulink模塊。依據(jù)QPSK的基本原理，可以快速的建立QPSK模型。要完成QPSK的建模，首先打開MATLAB，在命令窗口輸入“Simulink”進入圖形化仿真建模環(huán)境，新建一個仿真模型。依照圖1的原理圖設(shè)計，建立模型如圖2所示。
圖2中，由頻率字、延時器、加法器和兩個LUT組成正交信號發(fā)生器，產(chǎn)生兩個正交的載波信號。隨機信號發(fā)生模塊產(chǎn)生隨機信號，經(jīng)過反相器形成數(shù)字基帶信號，經(jīng)過串并轉(zhuǎn)換模塊變?yōu)椴⑿行盘枺俳?jīng)過多路選擇器模塊輸出+1和-1，然后和正交信號發(fā)生器產(chǎn)生的正交載波信號相乘，最后在加法器中進行相加實現(xiàn)QPSK調(diào)制。
3 系統(tǒng)仿真與硬件測試
3．1 系統(tǒng)仿真
完成整個設(shè)計后，設(shè)置仿真時間，開始仿真。設(shè)置Simulik的仿真停止時間為2 000，仿真步進設(shè)為自動。仿真結(jié)果如圖3，圖中前兩欄為正交波信號，最后一欄為QPSK已調(diào)信號。
3．2 硬件測試
在Simulink中完成仿真驗證后，需要把設(shè)計轉(zhuǎn)到硬件上去實現(xiàn)。這是整個DSP Builder設(shè)計流程中最為關(guān)鍵的一步，可獲得對特定FIGA芯片的VHDL代碼。雙擊QPSK模型中的SignalCompiler，點擊分析按鈕，檢查模型無錯誤后，打開SignalCompiler窗口，在圖中設(shè)置好相應(yīng)項后，依次點擊1、2、3 3個按鈕，逐項執(zhí)行VHDL文件轉(zhuǎn)換、綜合、適配，即可將．mdl文件轉(zhuǎn)換為．vhd文件。同時，在工作目錄生成的文件中有tb_qpsk．tcl和tb_qpsk．v文件。tb_qpsk．v文件是在QuartusII中要用到的工程文件，tb_qpsk．tcl文件是要在Modesim進行RTL級仿真用到的測試代碼。仿真完成后，在QuartusII中指定器件管腳、進行編譯、下載。最后進行硬件的下載，連接好FPGA開發(fā)板即可。本文采用的硬件是Cyclone系列芯片EP2C35F672C6N。圖4是在QuartusII中QPSK的已調(diào)波形，與仿真波形基本一致。由圖可以看出，有4個相位跳變點，正
確地反映了QPSK調(diào)制的特點。
4 結(jié)論
本文利用了現(xiàn)代DSP技術(shù)的功能，在Simulink的環(huán)境下實現(xiàn)了QPSK的建模，給出了具體模型，從而避免了VHDL程序的編制，縮短了周期，提高了效率。采用該法，極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性。仿真結(jié)果和硬件實現(xiàn)都驗證了該方案的正確性。