EMCCD （ E lectr on Mult iply ing Charg e Co upledDevice） 是新一代高質量微光成像器件。與傳統CCD（ Charg e Coupled Device） 相比， 它采用了片上電子增益技術， 利用片上增益寄存器使圖像信息在電子轉移過程中得到放大， 這使得它在很高的讀出速率下仍具有相對很低的讀出噪聲， 能在微光源下高分辨力成像。

　　EMCCD的這些特性使其在航天微光目標探測、微光生命科學成像、軍用高性能夜視探測等領域具有極大的應用潛力。EMCCD 驅動電路是EMCCD 應用的核心技術， 其性能直接影響到成像質量。目前常用的時序產生方法有以下幾種：

　　（ 1） 直接數字電路驅動法。這種方法原理簡單， 容易實現。但是邏輯設計較復雜， 調試非常困難， 而且在實際電路中因使用芯片較多， 為整個系統帶來不可靠性。

　　（ 2） MCU 驅動法。該方法是通過編程MCU 的I/ O端口來獲得CCD 驅動脈沖信號的。這種方法的靈活性好， 精度也可以很高， 對不同的CCD 器件只需要修改程序即可。由于CCD 的驅動頻率為MHz 級， 使得選用MCU 器件的工作頻率必須很高（ 提高了硬件成本） , 同時因頻繁的中斷和任務調度使MCU 效率很低。

　　（ 3） EPROM 驅動法。這種驅動電路一般由晶體震蕩器、計數電路和EPROM 存儲器構成。這種驅動時序產生方法， 結構簡單、明確， 調試容易， 缺點是結構尺寸太大， 對于實現復雜的驅動時序有較大困難。

　　（ 4） 專用IC 驅動方法。這種方法就是利用CCD專用IC 來產生時序， 集成度高， 功能強， 使用方便。對攝像機等視頻領域應用的CCD 或三元彩色CCD, 這種驅動方法是首選。一般由相應的CCD 廠家提供。

　　另一種更有效的方法就是使用CPLD, FPGA 等大規模可編程邏輯器件實現。通過對該邏輯器件的編程，能實現任意復雜的時序邏輯， 且調試方便， 只使用一片集成電路以及少數外圍器件， 故可靠性高。本文即采用這種方法， 實現了CCD97 所需的12 路驅動時序。

　　1  CCD97 簡介

　　CCD97 是E2V 公司的背照式低照度CCD 圖像傳感器， 有效像素512 × 512, 像素大小16 μm  × 16 μm, 它是幀轉移型CCD, 芯片采用反向輸出模式抑制暗電流，其靈敏度高， 噪聲控制方面精益求精， 由于采用新的輸出放大電路， 使它能在11 MHz 的像素讀出速率下， 以低于1 電子/ 像素的超低噪聲工作， 其量子效率高達92. 5%。它獲取圖像速度快， 具有正常CCD 和EMCCD雙讀出模式。在微光成像系統中更具有優越性， 能實現真正意義上的24 h 實時監控。

　　2  驅動電路的設計

　　2. 1 CCD97 驅動電路的要求

　　成像區向存儲區的轉移波形如圖1 所示。

圖1  成像區向存儲區的轉移波形

　　信號電荷在增益寄存器中的轉移波形如圖2 所示。

　　圖2 為信號電荷在增益寄存器中的轉移波形， 轉移脈沖RΦ2HV 的高電平必須先于RΦ1 和RΦ2 到達， 同時RΦ1 和RΦ2 需要交替變化。

圖2 增益寄存器信號電荷轉移時序相位關系

　　幀轉移時序如下：

　　IΦ 與SΦ 為幀轉移脈沖， RΦ1, 2, 3 為行轉移脈沖。IΦ 與SΦ 的典型工作頻率為1 MHz, R Φ 的工作頻率為11 MHz。

　　在I 1, 2 和I 3, 4 反向時序下， 將成像區圖像信號逐行轉移至存儲區。需要轉移的行數為512+ 8+ 8= 528。

　　行轉移時序圖：

　　與幀轉移結束， 在轉移時序R 1, 2, 3 以及R HV的時序作用下， 存儲區的圖像以行為單位進行轉移， 逐像素通過移位寄存器組， 然后從讀出放大器讀出（ EMCCD讀出模式） , 其操作時序如圖3 所示。

圖3行轉移時序圖

　　CCD97 所需的電壓和波形如表1所示。

表1  CCD97 時序信號的電壓需求

　　由CPLD, FPGA 等可編程器件發生的時序邏輯冒充為TT L 型， 要想它能驅動CCD97 工作， 必須按照表1進行電平轉換。

　　2. 2驅動電路的設計：

　　該系統選用的FPGA 芯片為Altera 公司Cyclone系列的FPGAEP1C3T 100, 其有100 個管腳封裝， I/ O的電源為3. 3 V , 內核電壓為1. 5 V, 有1 個鎖相環（ PLL） , 2 個專用全局時鐘輸入管腳CLK0、CLK1, 5 個雙重用途時鐘管腳DPCLK。EP1C3T100 是SRAM 型的可編程邏輯器件， 本身并不能固化程序， 因此需要通過一片FLASH 結構的配置芯片來存儲邏輯配置信息。

　　從Altera 公司提供的數據手冊， 可知Cy clo ne 系列的FPGA 僅支持EPCS1, EPCS4 以及EPCS16。而選用的EP1C3T 100 中， 其原始二進制文件大小為627 376 b, 使用EPCS1（ 1 048 576 b） 的配置芯片。使用EPCS 配置芯片在主動串行模式（ A S） 下（ MSEL[ 0. . 1] 置地） , 即可實現上電后， 將存儲器件中的數據傳送到EP1C3T100 中。系統通過ARM 加載驅動程序實現對FPGA 的配置， 驅動FPGA 產生CCD 的工作時序。本系統選用Atmel 公司的AT 91RM9200 的處理器。它是基于ARM920T 內核， 主頻為180 MHz, 運行性能可達200 MIPS, 擁有獨立的16 KB 指令和數據Cache, 并配備有16 KB 的SRAM 以及128 KB的ROM。

　　EP1C3T 100 芯片內含1 個PLL, 外接40 MHz 有源晶振為PLL 提供時鐘。時鐘模塊通過Quartus 的megafunct ions 下的altpll 配置生成。采用非補償模式， 輸入/ 輸出時鐘比為5 ：1, 輸出的2 路時鐘c0, c1 均為200 MHz。其中c0 為clk_gen 模塊提供基礎時鐘。

　　同時c1 產生相位需要調整的RΦ2HV, 用以滿足CCD97 增益寄存器轉移過程中的嚴格時序要求。

　　在FPGA 時序發生設計中， 依照CCD97 工作的流程， 進行逆序設計。從最高頻率的像素移位讀出時鐘到行轉移時鐘最后到幀轉移這樣的流程進行設計。框圖如圖4 所示。

圖4  驅動時序設計框圖

　　2. 2. 1   I Φ, S Φ, RΦ 驅動設計：

　　在設計I Φ, SΦ 以及RΦ驅動電路時， 統一采用Elantec 半導體公司的EL7457。它是高速四通道CMOS 驅動器， 能工作在40 MHz, 并提供2 A 的峰值驅動能力， 以及超低的等效阻抗（ 3Ω ） , 它具有3 態輸出， 并通過OE 控制， 這對于CCD 的驅動來說， 容易實現靈活的電源管理。為了簡化設計， 固定RΦ2HV 的電壓幅值為典型值。在組成IΦ和S Φ 的驅動電路時必須考慮CCD97 驅動端的等效電容和電阻， 如表2 所示。

圖5  CCD97 驅動電路結構原理框圖

表2 CCD97 驅動端等效電容及電阻

　　電路的時間常數：

　　又因為上升時間與時間常數的關系為：

　　為了滿足最佳上升時間（ 200 ns） 的要求， 必須在EL7457 驅動輸出端串上一個小電阻， 原理如圖6 所示。

　　圖6 中， FPGA _ CLKI1, FPGA _ CLKI2, FPGA _CLKI3, FPGA _ CLKI4 為FPGA 產生的T T L 時序。

　　ARM_IOE 為ARM 核產生的門控信號， 用來控制驅動脈沖I Φ1, 2, 3, 4 的開關。由于理論與實際計算的誤差， 輸出串接電阻R9 , R10 , R 13 , R14 將通過硬件調試過程確定， 以產生驅動CC97 工作的最佳波形。同理， FPGA_ CLKS1, FPGA _ CLKS2, FPGA _ CLKS3, FPGA _CLKS4 為FPGA 產生的TT L 時序。A RM _SOE 為ARM 產生的門控信號， 輸出串接電阻待定。

圖6  IΦ 1, 2, 3, 4; SΦ 1, 2, 3, 4 驅動產生

　　在RΦ1, 2, 3 產生電路中， 因為其電壓擺幅要求為0~ 12 V, 故給它加以12 V 的電源（ 見圖7） 。

圖7  RΦ1, 2, 3 驅動產生電路

　　它的驅動頻率為11 MHz, 輸出的上升時間不需要串接電阻調節， 可達10 ns。同理， FPGA_CLKR1, FPΦGA_CLKR2, FPGA_CLKR3 為FPGA 產生的10 MHz的驅動時序， ARM _ROE 為ARM 產生的門控信號。

　　這里還產生了一路控制行數據丟棄DG（ Dump Gate） 門控信號。該信號的擺幅同RΦ1, 2, 3。以上電路的連接均通過Mult isim 仿真， 仿真波形如圖8、圖9 所示。

圖8 IΦ , SΦ 仿真波形

圖9  R Φ仿真波形

圖9  R Φ仿真波形

　　2. 2. 2  RΦ2HV 高壓倍增驅動設計

　　RΦ2HV 的幅值決定著倍增倍數， 是EMCCD 的一項重要可調參數， 必須在指定范圍內可調以滿足不同場合的應用。在設計RΦ2HV 時， 由于其驅動電壓擺幅高， 現有的專用驅動芯片不能滿足其高壓驅動要求， 必須采用特殊方法實現。根據E2V 的文檔， RΦ2HV 的波形即可以是正弦波， 也可以是方波。如果為方波， 則其高電平要先于R Φ1 變高， 如果為正弦波， 則要求其波峰要在RΦ1 下降時到達。

　　如果采用方波脈沖， 因為RΦ2HV 為11 MHz, 根據計算， 其系統值將達2 W, CCD97 上的功耗也將達到1 W; 如果采用正弦波形式， 可使CCD97 上的功耗降到100 mW。在此， 采用正弦波方式產生RΦ2HV。

　　周期矩形脈沖信號用傅里葉級數展開后， 除了基波外， 只有奇次諧波， 在通過一個低通濾波器后， 便能轉化成正弦波。因為FPGA 只能產生T TL 時序， 這里通過先將T TL 的方波轉化成正弦波， 即可通過一個7 階的巴特沃斯濾波器， 將20 MHz 以后的高頻分量衰減， 保留基頻。在得到10 MHz 的正弦信號后， 通過第一級放大， 這里采用Natio nal Semiconducto r 公司生產的LM6172 來構成。LM6172 為雙通道高速、低失真、低功耗的電壓反饋型放大器。通過將LM6172 的雙放大器組合起來形成雙端輸入/ 雙端輸出以增加帶負載能力。

圖10  RΦ2HV 驅動發生電路

　　在設計中， 把基本的放大參數預設為使輸入正弦信號放大到21 V, 這樣產生的雙端信號經過一個初次級電阻， 比為1 ：4 的高頻變換器達到輸出高電平為45 V、低電平為4 V 的驅動脈沖， 供電電源為正負18 V的供電電源。為了使CCD97 的增益可通過軟件控制調節， 這里使用了MAXIN 公司生產的數字電位計MAX5429, 預設目標是電壓在40~ 50 V 可調節。通過計算， 反饋電阻參數如圖10 所示。其中， MAX5429 為10 KB, 其有32 個可編程節點， 上電后自動設置為節點16。在硬件電路設計完畢時， 可通過ARM_RCS（ 片選信號） , ARM_RUD（ 節點控制信號） 來調節輸出電壓，如圖10 所示。這樣通過對ARM 的對應I/ O 口編程就能實現對CCD97 的增益調節。但是因為這里選用了并聯法， 故調節時增益是非線性變化的。圖11 為正弦信號輸入（ 經濾波器輸出） 經LM6172 以及高頻變換器后輸出的仿真波形。

　　2. 2. 3 CCD97 外圍電路

　　CCD97 除了需要外部的各種高擺幅轉移脈沖， 還需要各種幅值的控制信號輸入。

　　在該系統中， 為了簡化設計， 固定ABD（ 抗曝光） ,ΦRL、ΦRH high（ 視頻信號復位端） , DG high （ 行丟棄控制信號） , DD（ 電源） , OD（ 輸出放大器電源開光） , RD（ 復位上電電源） 的值為典型值， 分別為18 V, 0 V,10 V, 18 V, 24 V, 28 V, 17 V。ΦRL, ΦRH 的典型脈沖寬度為10 ns, 這里仍然采用EL7457 來產生。信號OG為控制CCD97 輸出的門控信號， 它同時控制兩種模式的輸出， 而ODH, ODL 分別為控制CCD 模式和EMCCD模式放大器輸出的電源開關。系統要求ODH和ODL 可控， 在需要時關閉， 這樣就要求通過模擬的開關來控制ODH, ODL 的電壓是+ 28 V 還是接地。

　　這里采用ADI 公司的ADG453, 它的VDD到GND 端的輸入電壓可達32 V, 模擬輸入/ 輸出值為V DD+ 2 V, 達到這里控制ODH, ODL 的通斷要求（ 28 V ） 。其中CCD 和EMCCD 端口分別為該CCD 的視頻信號輸出。

　　其輸出需要外接5 k Ω 的負載。

　　3  結 語

　　提出了一種新型的CCD 驅動電路， 不僅可以達到幾十兆赫茲的驅動頻率， 而且編程方便， 硬件電路簡單，根據用戶需求， 只要更換晶振或適當修改程序就能實現特定目的， 具有很強的靈活性。通過仿真及實驗驗證，該方法切實可行， 性價比高， 不僅適用于CCD 驅動電路設計， 對于其他需要多種邏輯信號的場合也同樣適用。