Stratix系列FPGA是Altera公司推出的面向高帶寬系統的可編程邏輯器件。Stratix器件具備強大的內核性能、存儲能力以及靈活的設計架構，從而為日益復雜的系統設計爭取了更短的設計周期和更快的上市時間。Stratix器件支持多種I/O標準和高速接口，提供了完善的時鐘管理功能，有多達12個嵌入式鎖相環(PLL)和40個全局時鐘，并且內嵌高帶寬DSP模塊，能完成高于DSP處理器的數據處理任務。因此，Stratix器件特別適用于需要進行大數據量高速數字信號處理的應用[1]。
StratixTM FPGA的高密度、高速以及大容量存儲等特性使其對系統電源管理及功耗有著嚴格的要求，特別是FPGA邏輯內核通常對電流的要求非常高，根據所用門數和時鐘頻率，甚至可高達數10A。因此，設計一套高效、高性能的FPGA電源解決方案十分必要。
1 系統電源需求分析
Stratix系列FPGA采用1.5V、0.13μm全銅SRAM工藝，可集成10 570~79 040個邏輯單元（LEs），提供高達10MB的RAM[1]。基于StratixTM FPGA的開發系統有多種電源需求，最基本的兩種是內核電壓和I/O電壓。另外根據不同開發系統的功能要求，可能還存在其他多種電源需求。因此，FPGA系統復雜的電源需求要求在進行系統設計時，綜合考慮多種因素，從而建立一套完善的電源管理系統。
內核電壓VCCINT為FPGA內部邏輯和輸入緩沖區供電，設定電壓1.5V。內核電流消耗（ICCINT）取決于時鐘頻率和內部單元使用率，根據所選Stratix器件不同功耗最大值分別為1.5A~10A，如EP1S40最大ICCINT為6A[2]。FPGA內核對瞬態響應的要求非常嚴格，內核電壓必須緩慢單調增加，并且要求在固定的時間內上升到穩定的電壓，Stratix器件要求最大上升時間不超過100ms。
I/O電壓VCCIO為FPGA輸出緩沖區供電。Stratix器件支持多種單端和差分I/O標準，如LVTTL、LVCMOS、SSTL、HSTL、LVDS、LVPECL、PCML等，能夠實現在不同接口電平和協議下的高速數據傳輸。根據所選擇的I/O標準，VCCIO可以設定為1.5V、1.8V、2.5V或3.3V[1]。I/O標準可按照FPGA中的塊區（BANK）獨立設置，因此對于單一的FPGA可能會存在多個I/O電壓。
綜合考慮以上各種因素以及目前各種嵌入式應用系統對功耗和體積的嚴格要求，本文選用了Intersil高效三輸出同步補償穩定器作為FPGA系統的主電源芯片。
2 系統電源解決方案
高性能模擬技術半導體公司Intersil推出的ISL644X家族電源芯片，主要面向需要多路電源輸出的系統應用，為xDSL調制解調器/路由器、DSP和FPGA電源需求、機頂盒等應用提供了很好的解決方案[3]。針對StratixTM FPGA的電源需求分析，選用ISL6443進行FPGA電源系統的設計。
ISL6443集成了兩個同步降壓控制器（PWM）和一個線性穩壓器。兩個PWM呈180°異相同步，充分降低了輸入電流和紋波電壓的有效值，降低了對輸入濾波器的要求，從而既可獨立提供FPGA內核電壓VCCINT，又可獨立提供I/O電壓VCCIO。ISL6443融合了多項保護和監控特性，可調的過流保護電路通過檢測下部MOSFET上的電壓降來監控輸出電流，間歇性（Hiccup）過流工作模式保護DC-DC元件，避免其在輸出過載或短路情況下被損壞。芯片有四根控制線（SS1、SD1、SS2、SD2），為每個PWM的輸出提供獨立的控制，從而實現兩個PWM控制器的可編程軟啟動。降壓PWM控制器的固有頻率為300kHz。ISL6443采用電流模式控制電路為調制器提供帶有輸入電壓前反饋的斜坡輸入，能很好地抑制輸入電壓變化，提供簡化的環路補償。ISL6443采用28腳四邊形扁平無引腳（QFN）封裝，僅占有5mm×5mm的面積，大大提高了PCB板的利用效率[4]。
2.1 電路設計分析
結合StratixTM FPGA和ISL6443的各自特點，給出了FPGA電源系統各部分電路的詳細參考設計，并進行了仿真和驗證。
2.1.1 內核與I/O供電電路[4]
內核與I/O電壓是FPGA系統正常工作的保證。StratixTM FPGA的內核電壓VCCINT設定為1.5V，由VOUT1提供，如圖1所示。I/O電壓VCCIO根據不同的系統所要求的標準而定，這里定為3.3V，由VOUT2提供。由于篇幅有限，圖1將兩部分電路合二為一進行分析。
如圖1所示，ISL6443具有寬工作電壓范圍4.5V~24V，VIN輸入電壓范圍受最大占空比（DMAX=93%）和最小接通時間（tON(MIN)）的限制。
VIN(MAX)≤
其中，tON(MIN)=30ns。
VCC_5V是內嵌5V線性穩壓器（LDO）的輸出腳，為IC、低端門驅動器提供偏壓，且為高端門驅動器的外部自舉電路供電。若用作5V電源輸入時，該腳必須與VIN相連。如圖1，VCC_5V腳必須通過一個靠近該腳的4.7μF的旁路電容接地，以實現去耦。如果VCC_5V的輸出短路，則熱過載保護電路將啟動。輸出端VOUT與地之間的反饋電阻分壓器設定每個PWM通道的輸出電壓。分壓器的中點接至FBx腳，為相應的控制器提供電壓反饋信號。而且，PGOOD電路利用這些輸入來監控VOUT。
VOUT=0.8Vx(
)
其中，R2是反饋分壓網絡的上部電阻，R3是FBx與地之間連接的電阻。
如圖1所示，門控邏輯將生成的PWM信號轉換為門驅動信號，提供放大、電平移動和擊穿保護。FDS6990集成了兩個N溝道MOSFET，高端MOSFET的門驅動電壓由自舉電路產生。選用BAT54HT1肖特基勢壘二極管作為自舉二極管，正極與VCC_5V相連。BOOT腳與PHASE腳之間的自舉電容為高端MOSFET驅動器供電。UGATE為高端MOSFET提供門驅動，LGATE為低端MOSFET提供門驅動。啟動時，低端MOSFET導通，使PHASE接地，從而給自舉電容充電至5V。低端MOSFET斷開后，高端MOSFET通過關閉BOOT和UGATE之間的內部開關，實現導通，從而提供所需的柵極-源極電壓來導通高端MOSFET。
2.1.2 輔助I/O供電電路[4]
根據FPGA系統的不同需求，可能存在不同的I/O標準，因此可能存在多個I/O電壓。由于ISL6443集成了一個額定增益為2A/V的線性穩壓器，可利用VOUT2（3.3V）為其供電，輸出VOUT3（2.5V）作為輔助I/O電壓。
如圖2所示，GATE3是線性穩壓器的漏極開路輸出，FB3與反饋電阻分壓器相連，提供電壓反饋信號。Q1選用了IRF7404 P溝道MOSFET。當PWM的輸出升高且超過了MOSFET調整器件的門限時，線性穩壓器的輸出將跟蹤PWM電源。PWM和線性穩壓器的輸出之間的電壓差分等于負載電流和MOSFET導通電阻(RDS(ON))的乘積。
2.1.3 ISL6443控制電路[4]
控制電路主要用來實現ISL6443的過流保護、反饋回路補償、多個控制器的同步等功能。
如圖3所示，PGOOD為漏極開路輸出，用來監控輸出電壓的狀態。當任一PWM的輸出超過相應額定電壓的10%，或線性穩壓器的輸出小于額定值的75%時，PGOOD變為低電平，從而使轉換器輸出受到過載、短路和欠壓保護。另外，SS1和SS2腳為相應的PWM控制器提供軟啟動功能。當軟啟動開始時，由于有5μA的電流注入外部電容，激活的PWM通道的SS腳上的電壓呈斜坡上升，輸出電壓跟隨軟啟動電壓變化。當SS腳上的電壓達到0.8V時，激活的PWM通道的輸出電壓達到規定值，從而完成軟啟動過程。SD1和SD2腳為相應的PWM輸出提供使能或禁用功能，高電平啟動，低電平輸出禁用。
兩個PWM控制器都使用低端MOSFET導通電阻（RDS(ON)）進行電流監控。檢測到的電壓降與OCSETx腳和地之間的電阻（如圖3中R8、R9）設置的門限相比較：
ROCSET=
其中，IOC是規定的過流保護門限，RCS是與ISENx腳相連的電流感應電阻。如果過流持續2個時鐘周期，則進入Hiccup模式，門驅動器斷開，進入軟啟動。重新啟動前，IC在軟啟動過程中要循環兩次。IC會在軟啟動過程中持續循環，直到過流現象消除為止。
圖3中SYNC腳用來實現兩個或多個ISL6443控制器的同步。使用時需接下拉電阻，不用時將其與VCC_5V相連。
2.2 PCB布局考慮
布局對基于ISL6443的DC-DC轉換器的成功實現非常關鍵。ISL6443工作在高頻模式下，開關時間非常短，在這種開關頻率下，即使最短的連線也會產生較大的阻抗。同時，峰值門驅動電流也會在極短的時間內顯著升高。電流從一個器件到另一器件的轉換速度引起互連阻抗和寄生電路元件上的電壓尖脈沖。該電壓尖脈沖會降低效率，產生EMI，增加過壓應力和阻尼振蕩。仔細考慮PCB板布局，可使電壓尖脈沖的值最小。針對以上考慮總結了幾點布局上需注意的地方[4]：
(1)輸入電容、高端FET、低端FET、電感和輸出電容應首先放置。將輸入高頻去耦電容放在非常靠近MOSFET的地方。
(2)在IC附近建立一個小的模擬接地平面。將SGND腳接至該平面，包括反饋電阻、電流極限設置電阻以及SDx下拉電阻的所有小信號接地端都接至SGND平面。
(3)高電流接地端PGND與小信號接地端SGND必須分開，在靠近IC的地方將SGND和PGND相連。
(4)確保從輸入電容到MOSFET、輸出電感和輸出電容的電流通路盡可能短，同時有最大的容許線寬。
(5)將PWM控制器靠近低端FET 放置。LGATE 的連接應該較短而且較寬。IC最好放置在無噪聲接地的地方。
(6)將VCC_5V旁路電容接在非常靠近VCC_5V腳的地方，將它的接地端接至PGND上。將門驅動元件自舉二極管和自舉電容放在接近IC的地方。
(7)輸出電容應盡量靠近負載。用短而寬的覆銅層連接輸出電容和負載，避免產生感抗和阻抗。
3 實驗數據分析與驗證
利用Catena公司提供的SIMetrix/SIMPLIS仿真工具實現了該電源方案的分析和驗證，具體方法可查閱參考文獻[6][7][8]。
圖4所示為ISL6443三路輸出電壓波形，PWM控制器門驅動器的電壓上升和下降時間均為18ns左右。因此，三路輸出電壓能在極短的時間內達到穩定值，從而滿足了FPGA的性能要求。
圖5所示為兩個PWM控制器的輸出波形。圖中可以看出，ISL6443的兩個PWM控制器呈180°異相工作，以減小輸入紋波電流。這降低了對輸入電容紋波電流的要求，減小了電源的感生噪聲，同時也提高了EMI抗干擾性能。
圖6所示為ISL6443軟啟動仿真波形。軟啟動功能使轉換器的輸出被監控，得到過載、短路和欠壓保護。輸出持續過載會使PGOOD置低，從而進入軟啟動模式，直到過載現象消除為止。
本文利用Intersil高效三輸出同步補償穩定器實現了Stratix FPGA的電源系統設計，并且進行了一系列的仿真分析與驗證實驗。實驗表明該設計方案合理有效，易于實現，有較好的參考價值和實用價值。