| 基于CPLD的SGPIO總線實(shí)現(xiàn)及應(yīng)用 | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：aet | |
| 文檔大小：372 K | |
| 標(biāo)簽： CPLD | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：分析了SGPIO總線的數(shù)據(jù)傳輸機(jī)制，用CPLD模擬SGPIO總線協(xié)議來實(shí)現(xiàn)并行數(shù)據(jù)的串行傳輸，并將其與串并數(shù)據(jù)轉(zhuǎn)換集成芯片進(jìn)行對(duì)比，說明了前者的應(yīng)用優(yōu)勢，并且指出了其應(yīng)用場合。采用Lattice Diamond IDE進(jìn)行了Verilog HDL代碼編寫和綜合，并用ModelSim進(jìn)行時(shí)序仿真，最終下載到CPLD器件進(jìn)行測試。結(jié)果證明了采用CPLD實(shí)現(xiàn)SGPIO總線協(xié)議的可行性以及將其應(yīng)用到板級(jí)之間數(shù)據(jù)通信的優(yōu)越性。 | |
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