| 無(wú)線電引信實(shí)時(shí)數(shù)據(jù)采集發(fā)送模塊設(shè)計(jì) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：1598 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：利用Altera公司的開發(fā)軟件Quartus II 8.1進(jìn)行VHDL編程，給出了一種利用CPLD進(jìn)行曼徹斯特編碼以實(shí)現(xiàn)無(wú)線電引信實(shí)時(shí)數(shù)據(jù)采集及傳輸?shù)募夹g(shù)方案。整個(gè)系統(tǒng)分為衰減網(wǎng)絡(luò)、調(diào)理電路、A/D轉(zhuǎn)換電路、A/D控制及編碼和電光轉(zhuǎn)換電路五部分，最終將電信號(hào)轉(zhuǎn)化為光信號(hào)，實(shí)現(xiàn)電信號(hào)安全可靠輸出。 | |
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