| 基于FPGA的LVDS無時鐘數(shù)據(jù)傳輸方案設(shè)計與實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：643 K | |
| 標(biāo)簽： FPGA 無時鐘傳輸 LVDS | |
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| 文檔介紹：針對離線式彈載數(shù)據(jù)采集存儲設(shè)備小型化需求，設(shè)計了一種基于FPGA的LVDS(Low-Voltage Differential Signaling)無時鐘高速數(shù)據(jù)傳輸系統(tǒng)。在不外掛接口芯片的情況下，用板載時鐘代替差分時鐘，僅使用一對差分管腳即可完成一路LVDS無時鐘數(shù)據(jù)傳輸，系統(tǒng)中數(shù)據(jù)接口較多時可以很大程度上減少板卡體積。通過提高FPGA內(nèi)部SERDES(Serializer-Deserializer)反串行化比例以及數(shù)據(jù)進行8B/10B編碼解決鑒相器失效的問題，并以此為板載時鐘提供準確的相位信息來對齊串行數(shù)據(jù)和模擬時鐘，最后按照模擬時鐘將串行LVDS數(shù)據(jù)反序列化，從而達到板載時鐘代替LVDS隨路時鐘的目的，以此實現(xiàn)基于FPGA無隨路時鐘的LVDS高速傳輸。試驗表明，該系統(tǒng)能夠可靠、有效工作，具備一定工程實用價值。 | |
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