| 基于FPGA的圖像壓縮編解碼系統(tǒng)設(shè)計(jì) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：727 K | |
| 標(biāo)簽： FPGA JPEG壓縮算法 RS_232 | |
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| 文檔介紹：針對(duì)圖像處理的實(shí)時(shí)性要求，設(shè)計(jì)了一種基于FPGA的圖像壓縮編解碼系統(tǒng)。該系統(tǒng)包括實(shí)時(shí)圖像采集、JPEG壓縮以及UART傳輸?shù)裙δ堋２捎肁ltera公司的DE系列開發(fā)板，應(yīng)用Verilog HDL硬件描述語言對(duì)D5M攝像頭進(jìn)行配置，完成圖像采集。在圖像壓縮模塊，重點(diǎn)對(duì)2D-DCT變換進(jìn)行改進(jìn)。在基于Chen算法的基礎(chǔ)上采用二分頻信號(hào)控制器，減少了加法器的調(diào)用，實(shí)現(xiàn)其快速運(yùn)算，進(jìn)而完成圖像壓縮功能。在URAT傳輸模塊，主要完成串行通信與并行通信間的轉(zhuǎn)換。測(cè)試表明，圖像的壓縮比達(dá)到26.3:1，其均值信噪比大于40 dB，壓縮后的視覺效果良好，符合設(shè)計(jì)要求。 | |
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