頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設備可以在那里重新編程。 最新資訊 掃盲：可編輯邏輯的優(yōu)點 可編程邏輯（Programmable Logic）是指可編程邏輯器件實現(xiàn)的一種提供多種功能的電路邏輯。相對于固定邏輯，可編輯邏輯有很多優(yōu)點。 發(fā)表于：8/16/2022 FPGA教學——PCB設計指導 我們繼續(xù)介紹FPGA PCB設計相關知識，本章介紹7系列FPGA的配電系統(tǒng)（PDS），包括去耦電容器的選擇、放置和PCB幾何結構，并為每個7系列FPGA提供了一種簡單的去耦方法。另外，還介紹了PDS的基本設計原則，以及仿真和分析方法。本章包括以下部分 發(fā)表于：8/12/2022 Linux教學——如何將 Android 手機投屏在 Ubuntu 上 你知道如何將Android手機投屏到Linux系統(tǒng)嗎？本文就以 Scrcpy 軟件為例，來講解一下如何將Android手機投屏到Ubuntu系統(tǒng)。 發(fā)表于：8/11/2022 FPGA教學——如何自動產生一個UVM環(huán)境 之前有朋友問我怎么用腳本產生一個驗證環(huán)境，這個問題今天和大家介紹下兩種做法。 發(fā)表于：8/11/2022 FPGA教學——如何學習FPGA 如何學習FPGA 發(fā)表于：8/11/2022 FPGA教學——基于FPGA的電子計算器系統(tǒng)設計（附代碼） 本篇介紹了一個簡單計算器的設計，基于 FPGA 硬件描述語言 Verilog HDL，系統(tǒng)設計由計算部分、顯示部分和輸入部分四個部分組成，計算以及存儲主要用狀態(tài)機來實現(xiàn)。顯示部分由六個七段譯碼管組成，分別來顯示輸入數字，輸入部分采用4*4矩陣鍵盤，由0-9一共十個數字按鍵，加減乘除四個運算符按鍵，一個等號按鍵組成的。通過外部的按鍵可以完成加、減、乘、除四種功能運算，其結構簡單，易于實現(xiàn)。本篇為本人畢業(yè)設計部分整理，各位大俠可依據自己的需要進行閱讀，參考學習。 發(fā)表于：8/11/2022 FPGA教學——AXI總線協(xié)議時序 FPGA學習-AXI總線協(xié)議時序 發(fā)表于：8/10/2022 FPGA教學——FPGA 時序約束之如何查看時序錯誤 FPGA 時序約束 一 如何查看時序錯誤 發(fā)表于：8/10/2022 FPGA教學——FPGA時序約束之時鐘周期約束 FPGA時序約束之時鐘周期約束 發(fā)表于：8/10/2022 FPGA教學——FPGA時序約束理論之偽路徑 FPGA時序約束理論之偽路徑 發(fā)表于：8/10/2022 ?…18192021222324252627…?
