設計用于SoC" title="SoC">SoC集成的復雜模擬" title="模擬">模擬及射頻" title="射頻">射頻模塊是一項艱巨任務。本文介紹的采用基于性能指標規格來優化設計(如PLL或ADC等)的方法，可確保產生可制造性的魯棒性設計。通過這樣的設計，開發者能在保證成本效益和不超預算的前提下，高效、及時地將產品或器件推向市場。

    對于當今復雜系統級芯片(SoC)設計，尤其是含有復雜模塊如PLL或ADC等的設計，利用綜合平臺設計者能獲得以下好處：1) 可根據性能規格來創建最優的模塊設計；2) 可對性能與設計余量空間(如芯片面積與速度之間等)之間的折衷進行評估；

   當使用者輸入性能指標規格時，綜合平臺通過將電路公式表示為凸出的優化問題，可同時對器件尺寸及布局布線綜合進行優化。這樣，對設計者的挑戰就只有通過合成來驗證綜合過的設計是否正確，以及能否滿足所有工作條件下的預期性能需求，而不必對每一個實例都進行詳盡的硅驗證。

    我們都清楚，在減少芯片體積并使功能最大及功耗最小方面，設計者面臨著巨大的壓力。因此，可靠性余量空間有所減小，這就使得魯棒性模擬及射頻IC的制造成為一項艱巨任務。以下幾種因素需要關注：

1. 電路性能主要取決于晶體管的行為；

制造過程中的很小改動都會導致電路性能的極大變化。在生產期間，改變技術參數可導致電路失敗。針對可制造性設計的目標是以設計為中心，以至于多數被制造的電路能滿足性能規格，同時還能使面積開銷最小化。這就要求不同工藝下都需使用精確的晶體管模型。

2. 由于諸如快速開關數字電路等而產生的基底噪聲耦合，會極大地降低敏感模擬信號的質量；

因此，設計者必須進行仔細的版圖設計以減少器件錯配及寄生效應，這對確保正確的電路行為極為關鍵。不像數字電路，模擬電路要求設計者記住大量性能規格，因此對模擬模塊進行重新設計是一件非常耗時的工作。對于采用0.13微米及以下工藝的設計來說，必須滿足HCE、NBTI及STI應力效應以獲得最佳的模擬及射頻性能。在這些挑戰面前，旨在控制可靠性目標的現有商業工具卻不精確。

如何驗證魯棒性？

    通過考慮各種會反向影響制造成品率及性能的因素并將其整合到綜合平臺中，設計者可實現魯棒性設計。

    在描述電路行為及性能規格的相同公式中，設計者也可加入多種技術變量。如果邊界設計可行，則意味著只要設計處于可行性范圍內，即無需對每一種新的實例進行驗證。

    提高成品率的一項傳統策略是運行多次Monte Carlo模擬，但Monte Carlo分析卻是一項保證成品率最優化的艱苦工作。

    Monte Carlo分析可創建一批具有容差元件的電路，并對電路性能進行統計測試。每一種電路都由多個元件(從與用戶定義容差及分布類型相匹配的大批元件中隨機選出)構成。其結果是一條設計約束分布曲線。從此數據可分析出可靠性、成本及制造電路的能力。此概念是在優化程序中使用多次Monte Carlo模擬。

    環路的組成為：先由優化器推薦一種候選電路，然后再由評估引擎對每一候選電路的質量進行評估。如此循環反復，直至滿足規格指標為止。此過程被稱為設計中心化方法，實際上只能用于后設計優化。一些商用工具采用SPICE及一個或一組數值搜索引擎。優化者(器)可以是：設計工程師；模擬退火法(Simulated annealing)；牛頓法(Newton's method)；或任何其他類型的經典優化方法。

   不用說，Monte Carlo方法是一種CPU密集型的方法，實際上不可能用于超過數十個晶體管的電路設計中。更重要的是，該方法要求模擬電路設計者及優化專家進行以下工作，即：先由經驗豐富的模擬設計者輸入SPICE架構及測試基準，然后再由優化專家選擇步驟規模、搜索空間及搜索方法。總而言之，Monte Carlo方法要求由專家來對資源進行規劃，而且極為耗時，所有這些因素使得我們需要一種優化成品率的新方法。

凸起優化

    模擬及射頻元件(如鎖相環及數據變換器等)的晶體管行為及性能指標，都能用設計變量的多項式來表示。(見圖2)

    如果設計者將其設計問題表示為幾何程序，則他能創建一種特殊類型的凸起優化問題。最終解決方案完全獨立于起始點(甚至起始點不可行，且不可行指標能被清楚地檢測到)。設計者能獲得非常有效的整體優化法所帶來的好處，即使是很大的問題，他也能獲得迅速計算出來的結果。如果有這樣的解決方案，則保證程序能獲得收斂。事實上，這是一種能決定全局優化設計的快速綜合方法。

    通過改變變量并考慮相關函數中的標記，幾何程序可用公式被重新表示為一種凸起優化問題。在使用幾何程序對電路建模時，設計空間被表現為一種凸起集，而凸起問題則具有特殊的性質：它們的可行集就是凸起。

魯棒性模擬電路創建

    正如我們所知，電參數(如晶體管增益等)中的統計變化是由制造工藝中的變化所致，并能影響電路的性能及成品率。通過保證制造及電路設計之間的緊密耦合，綜合平臺可產生出魯棒性設計。

    這些工藝變化是由于隨機制造變化所致，且傳統上都被合并到工藝模型中。例如，在制造器件時，摻雜擴散或沉積中的非一致性條件，可導致氧化厚度及擴散深度的改變。氧化厚度及基板、聚合、植入及表面電荷中摻雜水平的變化等，都會對門限電壓值造成影響。照相平版印刷工藝中的分辨率可引起MOS晶體管中的W/L改變。而這些參數改變又會引起電參數(如表面電阻及門限電壓等)發生變化。

    例如，用500 MHz統一增益帶寬來將運放限制在一個特定功耗上。為滿足這一約束條件，可在多個工藝階段對設計進行優化，并且還能將電源電壓變化及諸如電阻變化這樣的因素包括在內。表1列出了一些與工藝有關的指標，這些指標作為優化程序的一部分被包括到綜合平臺中。

    現在對表1中所列的參數進行說明。電源電壓變化百分比可進行設置，例如設為10%。在1.8 V電源上，優化可保證所有指標都能在1.62V及1.98V(亦即Vdd ± 10%)上達到。例如，當功耗在1.98V上為最差情況時，飽和余量將在1.62V上為最差情況。如果任何片上電阻的百分比變化都為20%，則優化可保證所有指標都能在± 20%電阻值上達到。由于電阻可用于電壓參考及環路濾波電路中，并由此而對制造成品率產生很大影響，因此優化時將考慮參考電流變化及其穩定性余量。

在選擇魯棒設計的工藝階段時，應按以下要求進行：

每一工藝階段都必須能保持每一項指標，且報告指標值為所選階段的最差值；

?針對目標的報告值在所有階段上都應為最差值。

參數匹配

    除不同晶圓批次之間的工藝變化外，模擬設計者們必須密切注意器件性能，因為同一芯片上的器件性能也會有變化。

   晶體管及電路失配對模擬設計性能的極限有極大的影響。像數據變換器分辨率、運放的CMRR及PSRR等典型性能參數，都取決于晶體管的匹配。這些匹配(或失配)效應可嚴重地影響設計魯棒性。

    設計者可利用晶體管門限電壓中的失配來計算設計中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門限電壓及面向該工藝的額定門限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機變量。他可將標準電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個百分比變化。由于制造過程中的隨機變化，位于差分對兩邊的晶體管將在門限電壓及飽和電流中表現為失配。

噪聲及電源變化

    像噪聲及電源電壓變化這些因素，它們對模擬及射頻設計的影響比對數字設計的影響要大得多。例如，模擬設計中的增益及帶寬等一級參數能被很好地滿足。但由于有噪聲，因此像SNR這些指標就不能很好地實現。

    優化設計不僅必須能在噪聲環境下具有魯棒性，而且還應能抵抗電源變化。為滿足這些約束條件，綜合平臺允許用戶針對任何環境對設計進行調整。以下說明利用PLL中的累積電源抖動(在Vdd上步進10%)來抵抗電源電壓變化的例子。

    當加上這種步進時，理想參考時鐘與輸出時鐘之間的瞬時相位誤差將開始累積。經過一段時間之后，環路將作出反應，并開始將這些信號驅動回相位調整中。這項指標代表電壓步進后的最差瞬時相位誤差。為具有魯棒性，假設電壓步進的上升時間遠小于參考周期。事實上，任何一種片上電壓步進都很可能具有短得多的上升及下降時間，因此能提供遠優于此項指標的性能。

   其實設計可能對一種噪聲比對另一種噪聲更加脆弱。解決方案是，用戶先對環境進行評估并確定出最大弱點，然后將約束設定為一個低值，再確定下一個最大弱點并將其設定到稍高一點的值。優化程序試圖匹配所有約束條件，而將最重要約束設為最緊值且將最不重要約束設為寬松值，能使優化程序最大限度地滿足設計要求

寄生

   使用綜合平臺的設計者，通過將寄生效應構建到優化模型中，還能在開始優化時將所有寄生效應包括在內，并借此消除設計過程中的不確定因素。這些模型被構建成能處理與器件及其互連有關的不必要的電阻、電容及電感效應等信號完整性問題。設計者能對相鄰連線間互耦這樣的效應進行建模，如果這些因素影響到性能，則綜合平臺中的程序算法將把這些因素考慮到電路布局中。

布局布線

    綜合平臺利用幾何程序來控制電路布局，以達到系統性能目標。這些問題涉及到器件、模塊、底層規劃及布線等。為達到模擬及射頻電路所需的性能指標，可考慮以下電路布局布線約束。

    對稱約束：一個部件可被約束成以水平或垂直軸線為中心；兩個同樣大小的部件可被約束成相對軸線為鏡像。

   鏡像節點：可圍繞軸線對節點進行鏡像。

    節點匹配：可將標記(布局擴展)增加到布線中，以使兩個節點的水平及垂直金屬長度整體上均衡。

   對齊：兩個元件可被約束成互相沿頂部、底部、左或右對齊。

   電容約束：這能通過彎曲布線長度來限制布線與基底間的電容。

   IR壓降約束：布線器將對電源軌道尺寸進行規定，以將IR壓降值限制在指定的數值上。

   對器件生成器中的另一個重要考慮是中間數字化，這能減少器件電容，并確保有對稱的電流方向、保護環(guard ring)及虛擬(dummy)結構等。圖3顯示了為模擬或射頻設計所生成的器件例子。

如何驗證模擬設計的魯棒性

   Barcelona公司可保證對每一優化實例的魯棒性驗證都能通過使用驗證金字塔來完成，并已將它應用檢驗0.18及0.13毫米綜合平臺上。正如我前面所提到的，利用這種驗證金字塔使我們既能避免設置及運行Monte Carlo模擬的艱辛，又能避免運行多種硅制造工藝的昂貴。

   我們的驗證金字塔分為4層。第1層：我們先基于試驗及試探法設計來選擇指標規格。設計規格空間由主要指標的無關聯掃描來覆蓋。在PLL的例子中，就是抖動、功率及靜態相位誤差。我們將試探性標準用于考慮了各指標相關性的柵格的定義。

   我們進行一系列優化來使這一綜合平臺的功能合格。此過程包括將試驗方案的數量從3個增加至49個。試驗方案被定義成從1至7選擇工藝階段、將電源從其額定值上變化10%、將片上多晶硅電阻從其額定值上改變20%以及選擇三種VCO頻率等。

    第2層：我們通過檢查可從SPICE仿真上提取的參數與從綜合平臺上預計的參數之間的相關性來從第1級上檢驗優化設計的精度及功能是否合格。

    我們特別強調對模擬電路模塊進行SPICE仿真。例如，對于VCO，我們同時在低及高頻上對以下內容進行仿真：功耗飽和余量、頻率范圍、kVCO增益、PSRR、(kVdd)。

第3層：我們期望能提供由綜合平臺預測的指標規格與在宏觀層次上所提取仿真之間的相關性。

    為保證指標能準備好用于制造，我們要求該綜合平臺能產生沒有版圖與原理圖誤差的GDSII數據。我們還要求不能違反任何半導體設計規則。

    模擬設計中使性能下降或者甚至造成設計失敗的一個主要問題是寄生效應。

   第3層驗證包括對自動GDSII版圖的寄生預測。第2層指標選擇是基于覆蓋頻率與低抖動范圍、低功率PLL并針對相應的頻率范圍和覆蓋以下應用的硅樣片進行，這些應用包括：消費多媒體、無線及有線通信、微處理器及ASIC。

    第4層：綜合平臺驗證的最后一步是硅確認。這里的目標是通過硅中的三項合格性驗證來確認第1層的嚴格及魯棒性。選擇第3層設計。表2及表3給出了在TSMC的 0.18 μm邏輯工藝上生產的兩種PLL的關鍵參數。顯示結果是針對最差情況下的工藝、電壓及溫度變化。大約在幾小時內即可產生出GDSII版圖，且無需任何改動即可直接提交給晶圓代工廠