采用松下10.4英寸工控液晶屏EDTCB03Q2F，其接口為TTL電平，可用FPGA直接驅動，分辨率為640×480像素，色彩為262K(6bit/color)，工作電壓3.3V。
以OmniVision公司的OV9620這一較為典型的彩色1/2英寸CMOS圖像傳感器模塊作為核心，實現(xiàn)雙芯片成像系統(tǒng)" title="成像系統(tǒng)">成像系統(tǒng)。該芯片采用Bayer模式濾波，其中有1 310 720個有效像素，其他像素用于黑電平補償和內(nèi)插。它支持SXGA和VGA兩種模式，支持攝像和快拍，帶有光學黑電平校正、可編程" title="可編程">可編程/自動曝光和增益控制、可編程白平衡控制、水平和垂直次采樣(4：2和4：2)，可編程設定成像窗口和幀傳輸速率。內(nèi)部集成了SCCB控制接口便于訪問其57個片內(nèi)寄存器，以實現(xiàn)對圖像傳感器芯片各種工作狀態(tài)參數(shù)的設定^[2]。
采用FPGA實現(xiàn)數(shù)據(jù)的采集、處理及作為液晶屏的顯示接口。相對普通微處理器，F(xiàn)PGA時鐘頻率高、接口多，滿足高速數(shù)據(jù)傳輸需要；相對DSP而言，用戶I/O" title="I/O">I/O較多，不需擴展即可實現(xiàn)數(shù)據(jù)實時采集和輸出，且便于實現(xiàn)外加存儲器擴展。采用Xilinx公司的spartan3系列XC3S1000，系統(tǒng)門級為1000K，片上分布式RAM為120Kbit，分塊RAM為432Kbit。用戶I/O共391個，片上鎖相環(huán)（DCM）4個^[3]。它輸出紅、綠、藍各6位信號，時鐘信號、行/場同步信號以及復合消隱信號在液晶屏顯示。
2 系統(tǒng)實現(xiàn)
2.1 雙攝像頭成像系統(tǒng)設計
該成像系統(tǒng)主要由兩個CMOS圖像傳感器、外圍控制電路和光學鏡頭組成。系統(tǒng)設計的主要任務是：(1)通過對管腳信號的控制設置成像系統(tǒng)的工作狀態(tài)，輸出VGA模式；(2)提供系統(tǒng)的工作時鐘信號，保證兩個攝像頭工作時鐘嚴格同步；(3)為系統(tǒng)提供穩(wěn)定的工作電源和電平設置；(4)光學鏡頭的設計。
CMOS芯片為TTL電平接口，與FPGA兼容，其輸出數(shù)據(jù)格式如表1所示。它輸出10位并行紅、綠、藍信號，行、場同步信號，時鐘信號供FPGA采集。

2.2 FPGA設計
FPGA作為整個圖像系統(tǒng)的控制核心，實現(xiàn)數(shù)據(jù)采集接口及立體圖像合成的功能。采用Top-down設計方法，首先劃分為不同的功能模塊，用VHDL語言進行行為級設計，然后采用原理圖進行頂層設計，經(jīng)過編程、綜合、仿真和實現(xiàn)，最后在電路板上進行驗證。
2.2.1 VGA控制信號的產(chǎn)生模塊
參照VESA VGA標準，像素時鐘頻率為25.175MHz，行頻為31.469kHz，每行包括800點，其中有效顯示640點，行同步時間96點，行消隱前肩16點，行消隱后肩48點，共160點行消隱期；場頻（刷新率）為59.94Hz，每場有525行，其中有效顯示480行，場同步時間2行，場消隱前肩11行，場消隱后肩32行，共45行^[4]。
像素時鐘由FPGA外接50MHz晶振二分頻得到，作為液晶屏驅動控制信號發(fā)生的基準，行頻和場頻相與得到數(shù)據(jù)有效信號（DE）。
2.2.2 脈沖噪聲處理
數(shù)字圖像的噪聲主要來源于圖像的獲取和傳輸過程。在成像階段，因為成像系統(tǒng)的散焦、成像中的短暫停留、成像器材的固有缺陷等帶來傳感器噪聲；在傳輸過程中的噪聲主要因為電子電路噪聲以及數(shù)據(jù)傳輸環(huán)境的不理想。這樣，造成圖像退化的主要因素為脈沖噪聲（椒鹽噪聲），在數(shù)字傳輸結束后，總是以最大值表現(xiàn)出來。即負脈沖以黑點（胡椒點）出現(xiàn)，正脈沖以白點（鹽點）出現(xiàn)，且具有小面積的特點。由于FPGA片上存儲資源有限，以及視頻流固有的限制，只能參考當前像素之前的像素進行處理?？紤]到距離較遠的像素相關性較小，如圖2所示：以像素5為當前像素，選取1，2，3，4像素作為參考。標定后，脈沖噪聲總是以數(shù)字化最大值表現(xiàn)出來，即黑椒點為0，鹽點為255。當色彩數(shù)據(jù)進入FPGA時，首先判斷其數(shù)值：如果是椒鹽點，則該數(shù)據(jù)取1，2，3，4像素的該色彩分量平均值；如果不是椒鹽點，則送入色彩識別模塊。

2.2.3 色彩識別模塊
如表1所示，CMOS攝像頭輸出格式為：第一行BGBGBG……，第二行GRGRGR……，即RGB信號按此順序串行輸出，而液晶屏接收RGB信號并行輸入，必須識別出輸入數(shù)據(jù)屬于何種色彩分量，經(jīng)組合后輸出到數(shù)據(jù)處理模塊進行處理。
采用ModelSim對色彩識別模塊進行仿真，結果如圖3所示。攝像頭幀頻(vsIn)輸出一個脈沖表示一幀到來時，若行頻(hsIn)有效，則第一行開始，數(shù)據(jù)端口(dataIn)中的數(shù)據(jù)依次輸出到藍色分量端口(bOut)、綠色分量端口(gOut)；若行頻無效，則無數(shù)據(jù)輸出；第二行依次按照綠色分量端口（gOut）、紅色分量端口（rOut）……如此循環(huán)，使得相鄰四個像素共享藍色和紅色分量，橫向相鄰的兩個像素共享綠色分量。數(shù)據(jù)經(jīng)過判斷組合后，RGB信號并行存儲到片上RAM，加快處理速度，便于實時輸出至液晶屏。

2.2.4 圖像合成模塊
液晶屏上采用光柵對圖像進行空分處理，實現(xiàn)雙眼視差，只需對其輸入相應數(shù)據(jù)即可實現(xiàn)立體顯示。兩個攝像頭的圖像數(shù)據(jù)并行讀入（由于液晶屏接收RGB各6位進行顯示，故只讀入攝像頭的高6位），經(jīng)噪聲處理及色彩識別并組合后放入片上RAM進行緩存。在VGA控制信號中的行、場頻控制下，計算RAM地址，從片上RAM中讀出數(shù)據(jù)并輸出至液晶屏，輸出效果如圖4。其中黑色表示左攝像頭數(shù)據(jù)，白色表示右攝像頭數(shù)據(jù)，以像素為單位交替出現(xiàn)，即奇數(shù)列為左攝像頭數(shù)據(jù)，偶數(shù)列為右攝像頭數(shù)據(jù)。

本設計采用雙CMOS攝像頭模擬人眼獲取圖像。以FPGA為核心設計了圖像采集、處理和顯示接口，其圖像數(shù)據(jù)可直接輸出到TTL接口的液晶屏顯示。對于目前市場上大部分LVDS接口的液晶屏，只需修改FPGA的I/O屬性即可，無需液晶屏廠家提供驅動電路板，實現(xiàn)了立體液晶顯示圖像采集和顯示系統(tǒng)的最小化設計，目前已成功運用于實時圖像的立體液晶顯示。整個系統(tǒng)結構緊湊，擴展性強，生產(chǎn)成本低。此外，該系統(tǒng)只需對FPGA進行重新編程即可用于其他多路視頻采集、處理及顯示方案。
參考文獻
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