?? 芯片設計正在面臨復雜性日益提高、低功耗" title="低功耗">低功耗設計需求無處不在、混合信號" title="混合信號">混合信號產品比例越來越大這三方面的挑戰。EDA（電子設計自動化）工具也正在有針對性地進行創新，來滿足芯片設計工程師的需求。
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?? 3C（通信、計算機和消費電子）產品是目前市場增長的主要推動力，而這些產品具有集成多種功能、低功耗、生命周期短以及小尺寸等特點，為這類產品中的芯片提出了新的課題，增加了芯片的設計復雜度。而按照摩爾定律，芯片企業正在向更小的技術節點轉換，即開展65nm，甚至是45nm產品的設計。這些新設計的復雜性主要表現在以下幾個方面：設計規模極為龐大，動輒上千萬門以及成百上千個IP（半導體知識產權）宏模塊；就物理設計而言，大多采用層次化物理設計流程" title="設計流程">設計流程，包括多個環節，像RTL（寄存器傳輸層）和具有物理實現意識的綜合、面向測試的設計(DFT)、時鐘樹綜合、功率網格設計、布線、信號完整性分析、功率分析以及設計的收斂，這些過程都非常耗時，僅生成一個布局規劃圖及其相應的物理實施就能輕易地耗費掉一個月左右的時間。
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??? 而與此相反，為滿足市場的要求，設計的周期不但沒有增加，而且還在迅速縮短。例如，在20世紀90年代，IC（集成電路）設計的平均周期為兩年；到前幾年，平均周期縮短到一年；而在現階段，設計的周期只有6個月，因此，IC設計公司還面臨著產品上市時間的壓力。設計一旦延遲，產品很可能就失去了好的市場機遇。為此，目前先進的EDA工具要具備幾大功能：一方面它們要提供高容量、高性能的數字集成設計能力，完成更先進產品的設計；另一方面，它們需要做到面向測試的設計，具有可預見性，并對可實現性能夠盡早反饋。
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??? 而低功耗設計" title="低功耗設計">低功耗設計也是業界的一個熱點主題。實現最優化的低功耗設計需要在設計流程的不同階段進行權衡，時序對功率和面積對功率等因素的折中就是一個典型例子。成功的功率敏感設計要求工程師們具備準確、高效地完成這些決斷的能力。為了能夠達到這一目的，設計師需要被授權使用正確的低功耗分析和最優化引擎，這些功能要求被集成在整個RTL(寄存器傳輸層)到GDSI(物理級版圖)的流程中，而且要貫穿全部流程。而EDA工具廠商也不斷在這方面進行努力。
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??? 此外，混合信號芯片的比例越來越高。相關市場調研公司預測，在65nm芯片設計中，約有50%的設計工作是混合信號設計" title="混合信號設計">混合信號設計。這樣一來，如何打破原來模擬設計流程與數字工作完全隔離的狀態，提供把模擬和數字信號設計緊密整合為一體的EDA工具將成為EDA廠商不斷創新和完善的目標。
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??? Cadence設計系統公司亞太區總裁居龍
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??? 低功耗流程設計可減少五成功耗
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??? 設計的復雜性、上市時間以及成本的壓力需要EDA工具提供高容量、高性能的數字集成設計能力以及高度的可預測性、可靠性驗證。這樣一方面可以幫助客戶實現更先進產品的設計，另一方面能夠規避產品設計的制造風險，縮短產品上市時間。
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??? 沒有EDA工具的幫助，設計公司想做低功耗產品是很難的。用低功耗的流程來做設計，產品至少可以減少50%的功耗。3年前我們把低功耗的實踐加以總結，正式形成了一套理論，把我們自己的工具各個環節全部做在一起，整合起來，形成了一整套低功耗技術。同時我們也與產業鏈、設計鏈的公司合作，把整個低功耗的一套方法和這些公司交流，比如IP公司ARM和代工廠中芯國際，我們都與他們保持密切合作。我們把業界的伙伴聯合起來，一起來解決低功耗的問題，這是一個產業化的模式。?
??? 低功耗是把我們整個工具的結構改變，而不是簡單地加一項進去，單純加一項進去可能會改變時序，會影響它的功能。因此，芯片的功能、時序、功耗這三個方面要一起考慮。而且功耗不是只在后端物理實現的時候才考慮，在前端做功能性設計、結構性設計和邏輯性設計的時候也要考慮。我們起步比較早，目前在一些比較先進的低功耗芯片市場我們的份額非常高，大家都用Cadence的產品做一些比較先進的低功耗芯片。
??? 我們的工具之所以可以實現低功耗，是因為在做邏輯設計和物理設計時，有關低功耗的功能就已經設計在工具里，邏輯集成、數據布線、仿真等都有低功耗的特征在里面，這是一個趨勢。我們在3年前推出了CPF(通用功率格式)的最早版本，CPF是一種方法，我們把它應用到工具里面。
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??? CadenceEncounter最新的數字IC設計平臺7.1版在Encounter6.2版的基礎上增加了許多業內領先的功能，把客戶從復雜設計的困擾中解放出來，能夠專注于他們的核心競爭力———設計創新之中。
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??? 此外，Cadence設計系統公司最近宣布推出C-to-SiliconCompiler（編譯器），這是一種高端綜合產品，能夠讓設計師在創建和復用系統級芯片IP的過程中，將生產力提高10倍。這種重要的新功能對于開發新型SoC（系統級芯片）和系統級IP，用于消費電子、無線和有線網絡市場的公司尤其可貴。通過與合作伙伴開發相關產品證實，C-to-SiliconCompiler可提高設計質量，減少設計時間。
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??? 針對半導體工藝技術不斷提高，Cadence新工具能也能適應32納米設計，但后續工程如布線等要求不同，需要與Cadence后續工具結合。同時為保證最好的性能，此款新工具最好能與Cadence其他工具結合，因為Cadence進行了全盤優化，若與其他公司工具結合，可能需要多花一些時間進行優化。
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??? Magma(微捷碼)高級工程師邵憲平
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??? 混合信號設計需要更優化的系統
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??? 低功耗是集成電路設計的一個熱點，目前在超大型超復雜的設計過程中，實現可靠的電源網絡和最小的功率消耗已經成為設計團隊面臨的主要挑戰。實現最優化的低功耗設計需要在設計流程的不同階段權衡，成功的功率設計要求工程師準確高效地進行權衡。為了能夠達到這一目的，設計師需要被授權使用正確的低功耗分析和最優化引擎，這些功能要求被集成在整個RTL到GDSII的流程中，而且要貫穿全部流程。
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??? 在設計流程中，所有的功率工具都相互完全集成在一起，同時與其他的分析和實施引擎整合在一起以實現多目標并行優化。如果由于缺乏一個整合的設計環境而無法解決這些相互關系中的任一環節，那么就會在激烈市場競爭中被競爭對手的低功耗設計擊敗。
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??? 當前，模擬設計流程及其團隊與數字工作是完全隔離的。模擬集成電路很大程度上仍然是全部定制，而且需要艱辛的手工草圖繪制。在傳統的混合信號設計流程中，芯片完工修整需要手工干預，是相當耗時的一項工作，這對混合信號設計來說是一個非常大的挑戰。
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??? 在一個真正的混合信號環境中，所有的模擬/數字設計以及驗證引擎應該采用統一的數據庫。為了滿足當前高端混合信號設計的要求，這種解決方案很明顯必須具備極高的容量和性能，例如在1分鐘甚至更短時間內加載整個數據庫、在數秒內完成全部模擬和數字層的刷新等。在全芯片層，設計環境必須在芯片完成階段支持自動全局布線；此外，系統還必須支持全芯片混合信號提取和仿真。
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????針對65nm以及45nm的集成電路設計，其設計規模極其龐大，動輒上千萬門以及成百上千個IP宏模塊。就物理設計而言，大多采用層次化物理設計流程，經常需要重新延長物理實施中的絕大部分任務，它們都耗時數周，而且重新延長整個設計并不是什么稀罕的事，事實上是經常發生的，包括從頭開始創建一個全新的布局規劃圖。
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????工藝過程的可變性、光刻技術、制造和良率問題是65nm以及45nm的設計復雜性另一方面的表現。工藝過程一系列化學機械研磨步驟引起整個晶圓表面以及晶粒表面厚度的變化，光刻效果成為影響制造可變性的最大貢獻因素。所有這些影響的結果都會導致時序、噪音、功率損耗以及良品率的偏差。