?

您可以顯著提高無線系統(tǒng)中信號處理" title="信號處理">信號處理功能的性能。怎樣提高呢？方法是針對可受益于并行法的操作利用 FPGA 結(jié)構(gòu)的靈活性和目前 FPGA 架構(gòu)中的嵌入式 DSP 模塊。

?

常見于無線應(yīng)用的操作示例包括有限沖激響應(yīng) (FIR) 濾波、快速傅里葉變換 (FFT)、數(shù)字上下變頻和前向糾錯 (FEC) 模塊。Xilinx? Virtex?-4 和 Virtex-5 架構(gòu)提供多達(dá) 512 個并行嵌入式 DSP 乘法器，這些乘法器能以 500 MHz 以上的頻率運(yùn)行，最高可提供 256 GMACs 的 DSP 性能。

?

將需要高速并行處理的操作卸載給 FPGA，而將需要高速串行處理的操作留給處理器，這樣即可在降低系統(tǒng)要求的同時優(yōu)化整體系統(tǒng)的性價比。

?

子系統(tǒng)劃分選擇方案?

?

FPGA 可與 DSP 處理器一起使用，作為獨(dú)立的預(yù)處理器（有時是后處理器）器件，或者作為協(xié)處理器。在預(yù)處理架構(gòu)中，FPGA 直接位于數(shù)據(jù)通路中負(fù)責(zé)信號處理，直到能夠?qū)⑿盘柤雀咝в纸?jīng)濟(jì)地移交給 DSP 處理器進(jìn)一步進(jìn)行較低速率的處理。

?

在協(xié)處理架構(gòu)中，FPGA 與 DSP 并列而置，后者將特定算法函數(shù)卸載給 FPGA，以便以顯著高于 DSP 處理器單獨(dú)處理時能達(dá)到的速度進(jìn)行處理。處理結(jié)果傳回 DSP，或者送至其他器件進(jìn)一步進(jìn)行處理、傳輸或存儲（圖 1）。

?

選擇預(yù)處理、后處理還是選擇協(xié)處理，常常取決于在處理器和 FPGA 之間移動數(shù)據(jù)所需的時序余量及其對整體延遲的影響。雖然協(xié)處理解決方案是設(shè)計人員" title="設(shè)計人員">設(shè)計人員最常考慮的拓?fù)浣Y(jié)構(gòu)（主要是因為 DSP 可以更直接地控制數(shù)據(jù)移交過程），但這并不一定總是最佳的總體策略。

?

例如，最新的 3G LTE 規(guī)范將傳輸時間間隔 (TTI) 從 HSDPA 的 2 ms 和 WCDMA 的 10 ms 縮短到了 1 ms。這實(shí)質(zhì)上是要求從接收器一直到 MAC 層輸出之間的數(shù)據(jù)處理時間短于 1,000 μsec。

?

如圖 2 所示，在運(yùn)行速度為 3.125 Gbps 的 DSP 上使用 SRIO 端口（使用 8b/10b 編碼，Turbo 解碼功能需要 200 位額外開銷）會造成 230 μsec 的 DSP 到 FPGA 傳輸延遲（也就是說 TTI 時段有將近四分之一僅用來傳輸數(shù)據(jù)）。加之其他預(yù)期延遲，為滿足這些系統(tǒng)時序所需的 Turbo 編解碼器" title="編解碼器">編解碼器性能就是十分苛求的 50 個用戶 75.8 Mbps。

?

使用 FPGA 將 Turbo 編解碼器作為基本上獨(dú)立的后處理器來處理，不僅可消除 DSP 延遲，還能節(jié)省時間，因為不需要以高帶寬在 DSP 和 FPGA 之間傳輸數(shù)據(jù)。這樣做可將 Turbo 解碼器的吞吐量降至 47 Mbps，讓您得以使用更多經(jīng)濟(jì)的器件，并且可以減少系統(tǒng)功率耗散。

?

另一項考慮是在 Xilinx FPGA 上是否使用軟嵌入式或硬嵌入式處理器 IP 來卸載某些系統(tǒng)處理任務(wù)，進(jìn)而可能進(jìn)一步減少成本、功耗和占用空間。有了如此大量的信號處理資源，就可以在 DSP 處理器、FPGA 可配置邏輯塊 (CLB)、嵌入式 FPGA DSP 模塊和 FPGA 嵌入式處理器" title="嵌入式處理器">嵌入式處理器之間更好地劃分復(fù)雜功能（如基帶處理中的復(fù)雜功能）。Xilinx 提供了兩種類型的嵌入式處理器：MicroBlaze? 軟核處理器（常用于系統(tǒng)控制）和性能更高的 PowerPC 硬核嵌入式處理器（用于更復(fù)雜的任務(wù)）。

?

FPGA 嵌入式處理器提供的有利條件允許將所有非關(guān)鍵性操作都合并到在嵌入式處理器上運(yùn)行的軟件中，從而盡量減少整體系統(tǒng)所需的硬件資源總量。

?

軟件和 IP 的重要性?

?

關(guān)鍵問題是如何將這種潛在能力全部釋放出來。您必須考慮需要用哪些軟件對問題的復(fù)雜性進(jìn)行抽象以及可以使用哪些 IP，主要考慮可以用 FPGA 提供最佳解決方案的關(guān)鍵部分。

?

Xilinx 致力于開發(fā)行業(yè)領(lǐng)先的工具和體系，讓您能夠從比 HDL 工具（如 MATLAB 模型和 C 代碼）可提供的更高的抽象層生成高效的 FPGA 實(shí)現(xiàn)。有了像 Xilinx System Generator for DSP 和 AccelDSP? 綜合工具這樣的開發(fā)工具，您就可以盡可能暢通無阻地完成從算法到硅片的過程。

?

還有一個日益重要的工具提供商體系，其產(chǎn)品通過從 C/C++ 到邏輯門的設(shè)計流程把開發(fā)提升到了電子系統(tǒng)級 (ESL)。ESL 設(shè)計工具的目的是提供一種完備的系統(tǒng)級方法，以便生成和集成硬件加速功能以及控制這些功能的處理器的控制代碼。

?

沒有哪一種高級語言或軟件工具能適合當(dāng)今復(fù)雜系統(tǒng)中所見的所有不同單元。語言和設(shè)計流程的選擇取決于客戶，有時取決于具體的工程師。因此，Xilinx 開發(fā)了一套包羅萬象的集成功能，以滿足客戶需求并提供最佳設(shè)計環(huán)境（見圖 3）。

?

結(jié)論?

?

另外，Xilinx 正在斥巨資提供一套包羅萬象的高價值 IP、電路板和參考設(shè)計，以涵蓋射頻卡和基帶應(yīng)用中的諸多關(guān)鍵方面，其中包括 FFT/iFFT、調(diào)制、數(shù)字上下變頻和振幅因數(shù)縮小。

?

這一重點(diǎn)舉措的一個例子是開發(fā)針對特定無線標(biāo)準(zhǔn)和 FPGA 架構(gòu)優(yōu)化的行業(yè)領(lǐng)先的高性能 FEC 功能，如 Turbo 編碼器和解碼器。正如我們在分析 3G LTE 延遲和 Turbo 解碼器流量要求時所示，FEC 功能的硬件加速及其對系統(tǒng)架構(gòu)的作用在現(xiàn)代無線設(shè)備設(shè)計中是日漸緊要的當(dāng)務(wù)之需。

?

雖然一些專家級 DSP 處理器陸續(xù)以嵌入式模塊的形式集成這類功能，但是，從制定出符合新無線標(biāo)準(zhǔn)的 FEC 功能參數(shù)到形成的嵌入式加速模塊出現(xiàn)在硅片中，需要好幾個月。一旦實(shí)現(xiàn)了嵌入，也還會有遺留的難題，偶爾還會有嵌入式模塊中的功能并非都能按要求工作的局面。同時，標(biāo)準(zhǔn)演化迅速，納入了一些固定嵌入式模塊不能支持的新要求。

?

鑒于這些情況，設(shè)計人員需要靈活性。他們希望有能力迅捷地開發(fā)和部署 FEC 之類復(fù)雜基帶功能，然后根據(jù)現(xiàn)場試驗的反饋和標(biāo)準(zhǔn)化工作的進(jìn)展去修改這些功能。或許他們希望加入自己的專有 IP，以便在市場上顯示其解決方案別具一格。正因為是在這種情況下，設(shè)計人員不應(yīng)只考慮某提供商眼下提供的解決方案組合，還應(yīng)了解這些解決方案是否容易修改以及該提供商能夠提供哪種水平的支持和工具。