摘? 要: 采用FPGA實(shí)現(xiàn)四階IIR數(shù)字濾波器" title="數(shù)字濾波器">數(shù)字濾波器,通過兩個(gè)二階節(jié)級(jí)聯(lián)" title="級(jí)聯(lián)">級(jí)聯(lián)構(gòu)成數(shù)字橢圓低通濾波器" title="低通濾波器">低通濾波器。通帶內(nèi)波紋小于0.1dB,阻帶衰減大于32dB。
關(guān)鍵詞: 四階? IIR? 橢圓濾波器? 補(bǔ)碼陣列乘法器
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常用的數(shù)字濾波器有FIR數(shù)字濾波器和IIR數(shù)字濾波器。FIR數(shù)字濾波器具有精確的線性相位特性,在信號(hào)處理方面應(yīng)用極為廣泛,而且可以采用事先設(shè)計(jì)調(diào)試好的FIR數(shù)字濾波器IP Core來完成設(shè)計(jì),例如Altera公司提供的針對Altera系列可編程器件的MegaCore,但是需要向Altera公司購買或申請?jiān)囉冒妗Ａ硗?對于相同的設(shè)計(jì)指標(biāo),FIR濾波器所要求的階數(shù)比IIR濾波器高5～10倍,成本較高,而且信號(hào)的延遲也較大。IIR濾波器所要求的階數(shù)不僅比FIR濾波器低,而且可以利用模擬濾波器的設(shè)計(jì)成果,設(shè)計(jì)工作量相對較小,采用FPGA實(shí)現(xiàn)的IIR濾波器同樣具有多種優(yōu)越性。
IIR濾波器主要有巴特沃斯濾波器?切比雪夫?yàn)V波器和橢圓濾波器幾種。參考文獻(xiàn)?眼2]給出了以上三種濾波器實(shí)現(xiàn)同樣性能指標(biāo)所需的階數(shù)及阻帶衰減的比較,如表1所示。
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由表1可見,橢圓濾波器給出的設(shè)計(jì)階數(shù)比前兩種低,而且頻率特性較好,過渡帶較窄,但是橢圓濾波器在通帶上的非線性相位響應(yīng)最明顯。本系統(tǒng)選用橢圓函數(shù)濾波器進(jìn)行設(shè)計(jì)。
1 原理分析
數(shù)字濾波器實(shí)際上是一個(gè)采用有限精度算法實(shí)現(xiàn)的線性非時(shí)變離散系統(tǒng),它的設(shè)計(jì)步驟為:首先根據(jù)實(shí)際需要確定其性能指標(biāo),再求得系統(tǒng)函數(shù)" title="系統(tǒng)函數(shù)">系統(tǒng)函數(shù)H(z),最后采用有限精度算法實(shí)現(xiàn)。
根據(jù)需要,本系統(tǒng)的設(shè)計(jì)指標(biāo)為:模擬信號(hào)采樣頻率為2MHz,每周期最少采樣20點(diǎn),即模擬信號(hào)的通帶邊緣頻率為fp=100kHz,阻帶邊緣頻率fs=1MHz,通帶波動(dòng)Rp不大于0.1dB(通帶誤差不大于5%),阻帶衰減As不小于32dB。換算為數(shù)字域指標(biāo)為:Wp=0.1π,Ws=0.2π,Rp=0.1dB,As=32dB。系統(tǒng)函數(shù)H(z)的計(jì)算采用Matlab軟件比較方便,其中有兩個(gè)現(xiàn)成的函數(shù)可以使用:ellipord(wp/pi,ws/pi,Rp,As)函數(shù)用來計(jì)算數(shù)字橢圓濾波器的階次N和3dB截止頻率wn,而ellip(N,Rp,As,wn)函數(shù)可以求得直接型橢圓IIR濾波器的各個(gè)系數(shù)。通過調(diào)用以上兩個(gè)函數(shù)計(jì)算得到的系統(tǒng)函數(shù)H(z)為:
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這是一個(gè)四階IIR系統(tǒng),Matlab計(jì)算出該系統(tǒng)的頻率響應(yīng)如圖1所示,可見滿足設(shè)計(jì)要求。
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如果采用直接型結(jié)構(gòu)實(shí)現(xiàn),需用的乘法器" title="乘法器">乘法器和延遲單元相對較多,而且分子和分母的系數(shù)相差較大,需要較多的二進(jìn)制位數(shù)才能實(shí)現(xiàn)相應(yīng)的精度要求。
如果采用二階節(jié)級(jí)聯(lián)實(shí)現(xiàn),一來各基本節(jié)的零點(diǎn)?極點(diǎn)可以很方便地單獨(dú)進(jìn)行調(diào)整,二來可以降低對二進(jìn)制數(shù)位數(shù)的要求。參考文獻(xiàn)[2]給出了一個(gè)直接型結(jié)構(gòu)轉(zhuǎn)為級(jí)聯(lián)型結(jié)構(gòu)的dir2cas.m文件,利用該函數(shù)求得系統(tǒng)函數(shù)的級(jí)聯(lián)表達(dá)形式為:
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由上式可以看出,每個(gè)二階節(jié)的分子?分母系數(shù)差異減少了。值得注意的是,在分配二階節(jié)的增益時(shí),要保證每個(gè)節(jié)不會(huì)發(fā)生運(yùn)算溢出,可以先用Matlab軟件分析計(jì)算來合理安排各節(jié)的增益。經(jīng)過計(jì)算,本文采用第一級(jí)分配0.11,第二級(jí)分配0.2464,可以保證在要求的輸入范圍,沒有數(shù)據(jù)溢出發(fā)生。
2 系統(tǒng)實(shí)現(xiàn)
將第一個(gè)二階節(jié)的系統(tǒng)函數(shù)表示為差分方程:
可以看出,一個(gè)二階節(jié)的實(shí)現(xiàn)需要五次乘法運(yùn)算?四次加法運(yùn)算(采用二進(jìn)制補(bǔ)碼將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算)。兩個(gè)二階節(jié)共需要十次乘法運(yùn)算。雖然現(xiàn)在已有上千萬門的FPGA產(chǎn)品可供選用,但是一般應(yīng)用時(shí)全部采用硬件陣列乘法器畢竟不太合適,而如果采用串行乘法器進(jìn)行分時(shí)復(fù)用,其工作速度也不太理想。
本文采用一個(gè)折中的方法實(shí)現(xiàn),即乘加單元(MAC)的乘法器采用陣列乘法器,而不使用串行乘法器,以提高運(yùn)算速度。需要注意的是,MAX+plusⅡ的LPM庫中乘法運(yùn)算為無符號(hào)數(shù)的陣列乘法,所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無符號(hào)數(shù)相乘后,再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出。每個(gè)二階節(jié)完成一次運(yùn)算共需要6個(gè)時(shí)鐘周期,而且需采用各自獨(dú)立的MAC實(shí)現(xiàn)兩級(jí)流水線結(jié)構(gòu),即每個(gè)數(shù)據(jù)經(jīng)過兩個(gè)二階節(jié)輸出只需要6個(gè)時(shí)鐘周期。
2.1 系統(tǒng)原理框圖
系統(tǒng)原理框圖如圖2所示,模擬信號(hào)經(jīng)過TLC5510轉(zhuǎn)換為00H～FFH的二進(jìn)制數(shù)后,送入四階IIR低通濾波器,處理后輸出10位二進(jìn)制數(shù)送AD7520得到雙極性的模擬電壓輸出。
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2.2 頂層IIR模塊
頂層IIR模塊如圖3所示。主要由一個(gè)時(shí)序控制模塊IIRC?兩個(gè)IIR二階節(jié)模塊(IIR1和IIR2)構(gòu)成。IIR模塊設(shè)計(jì)為10位二進(jìn)制補(bǔ)碼輸入,最高位ad9為補(bǔ)碼符號(hào)位,次高位ad8用于防止運(yùn)算時(shí)的溢出。可見該IIR模塊實(shí)際可以輸入9位二進(jìn)制補(bǔ)碼數(shù),但TLC5510的輸出數(shù)據(jù)為8位,輸入到IIR模塊時(shí),將ad9和ad8引腳均接地,即輸入為正極性電壓。
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clr輸入端為異步清零端,高電平有效。當(dāng)輸入時(shí)鐘clk為12MHz時(shí),IIR模塊產(chǎn)生一個(gè)頻率為2MHz的clk_ad輸出時(shí)鐘提供給TLC5510。輸出數(shù)據(jù)dout為10位二進(jìn)制補(bǔ)碼。IIR1和IIR2模塊構(gòu)成級(jí)聯(lián)結(jié)構(gòu)。
2.3 IIR1和IIR2模塊
IIR1?IIR2模塊主要由兩個(gè)模塊構(gòu)成,一個(gè)是數(shù)據(jù)移位模塊,在CLK_R時(shí)鐘作用下將差分方程的各x?y值延遲一個(gè)時(shí)鐘;另一個(gè)模塊是補(bǔ)碼乘加單元,用VHDL語言編寫,兩個(gè)乘數(shù)先取補(bǔ)后再進(jìn)行陣列乘法,在CLK_B時(shí)鐘控制下完成一次乘加運(yùn)算,乘積取補(bǔ)后輸出,共需要6個(gè)時(shí)鐘。
差分方程的各系數(shù)如表2所示,采用10位定點(diǎn)純小數(shù)補(bǔ)碼表示。
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另外,模塊中的五個(gè)系數(shù)定義為常數(shù),以節(jié)省硬件資源,并且采用0舍1入法進(jìn)行數(shù)據(jù)處理,盡量提高數(shù)據(jù)運(yùn)算精度。VHDL程序如下:
entity smultadd1 is
???? port (clk_regbt,clk_reg: in? std_logic;
?????? x0,x1,x2,y0,y1:in std_logic_vector(9 downto 0);
?????? yout: out std_logic_vector(9 downto 0));
end smultadd1;
architecture behav of smultadd1 is
signal tan,tbn,tp2n:std_logic;
signal cnt: std_logic_vector(2 downto 0);
signal ta,tb,taa,tbb:std_logic_vector(8 downto 0);
signal tmpa,tmpb:std_logic_vector(9 downto 0);
signal tp:std_logic_vector(18 downto 0);
signal tpp:std_logic_vector(22 downto 0);
signal ytmp,p:std_logic_vector(23 downto 0);
constant a0:std_logic_vector(9 downto 0):=“0000011100”;
(其余常數(shù)說明略)
begin
tp2n<=tan xor tbn;--求補(bǔ)后送陣列乘法器
taa<=not ta +‘1’ when (tan=‘1’) else? ta;
tbb<=not tb +‘1’ when (tbn=‘1’) else? tb;
tpp<=‘1’&‘1’&‘1’&‘1’& not tp +‘1’ when(tp2n=‘1’) else tp;
tmpa<=a0 when cnt=0 else
???? ??? a1 when cnt=1 else
??????? a2 when cnt=2 else
??????? b0 when cnt=3 else
??????? b1 when cnt=4 else (others=>‘0’);
tmpb<=x0 when cnt=0 else
???? ??? x1 when cnt=1 else
??????? x2 when cnt=2 else
??????? y0 when cnt=3 else
???? ??? y1 when cnt=4 else (others=>‘0’);
ta<=tmpa(8 downto 0);tb<=tmpb(8 downto 0);
tan<=tmpa(9);tbn<=tmpb(9);
tp<=taa*tbb;
p<=(others=>‘0’) when (tmpb=“0000000000”) else
??? tp2n & tpp;
process (clk_reg,clk_regbt)??
begin
if clk_reg=‘1’ then cnt<=“000”;ytmp<=(others=>‘0’);
elsif (clk_regbt’event and clk_regbt=‘1’) then
?? if cnt<5 then cnt<=cnt+1;ytmp<=ytmp+p;
?? elsif (cnt=5) then
????? if ytmp(7)=‘1’ then
???????? yout(8 downto 0)<=ytmp(16 downto 8)+1;
???????? yout(9)<=ytmp(23);
????? else yout(8 downto 0)<=ytmp(16 downto 8);
???????? yout(9)<=ytmp(23); end if;?
?? end if;
end if;
end process;
end behav;
IIR2模塊的輸出數(shù)據(jù)采用將補(bǔ)碼最高符號(hào)位直接取反轉(zhuǎn)換為移碼后,就可以送到DAC7520實(shí)現(xiàn)雙極性信號(hào)輸出。
3 系統(tǒng)性能測試
系統(tǒng)性能的測試采用單極性方波周期信號(hào)作為輸入信號(hào)。信號(hào)的頻率為100kHz,在采樣頻率為2MHz時(shí),每個(gè)周期采樣20個(gè)點(diǎn),換算成數(shù)字域頻率為0.1π,其二次諧波的數(shù)字頻率為0.2π。輸入到TLC5510的信號(hào)電壓幅度為0～2V,則經(jīng)過A/D轉(zhuǎn)換后的輸出為00H～FFH。由于低通濾波器的阻帶截止頻率選在200kHz,衰減32dB,由信號(hào)理論分析可知,周期方波信號(hào)沒有二次諧波,所以對三次諧波的衰減經(jīng)過IIR濾波器后輸出有直流分量的基波(頻率為100kHz)正弦信號(hào)。理論計(jì)算給出的方波周期信號(hào)基波幅度為:
輸入一個(gè)周期的數(shù)據(jù),Matlab的計(jì)算值與MAX+plusⅡ的仿真值如表3所示。
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由表3可見,仿真輸出值為補(bǔ)碼,谷點(diǎn)輸出值993換算成符號(hào)數(shù)為993-1024=-31。Matlab軟件計(jì)算的滿度輸出值為286.9,其基波幅度為[286.9-(-34.9)]/2=160.9,與理論值的誤差為:
四階IIR濾波器實(shí)現(xiàn)的滿度輸出值為[282-(-31)]/2=156.5,與理論值的誤差為:
這是由于有限精度算法所引起的誤差,可以通過增加二進(jìn)制位數(shù)來提高系統(tǒng)的運(yùn)算精度。圖4給出單極性方波信號(hào)的前三個(gè)周期經(jīng)過濾波后得到的含直流分量的輸出波形,其中實(shí)線為Matlab的計(jì)算值,“*”為MAX+plusⅡ的仿真輸出。可見,該四階級(jí)聯(lián)IIR濾波器達(dá)到了設(shè)計(jì)要求。
如果改變?yōu)V波器的輸入時(shí)鐘頻率,則可以改變?yōu)V波器的截止頻率。另外如果輸入無直流分量的周期信號(hào),而且其頻率為采樣頻率的1/20,則該低通濾波器可以直接得到基波分量輸出。其實(shí),要將TLC5510輸出的直流分量濾出很容易,只需利用FPGA做一個(gè)減法運(yùn)算即可。
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參考文獻(xiàn)
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2 Vinay K.Ingle,John G.Proakis. 數(shù)字信號(hào)處理及其MATLAB實(shí)現(xiàn)(第1版). 北京:電子工業(yè)出版社,1998年9月
3 姚天任,江太輝. 數(shù)字信號(hào)處理(第1版). 湖北:華中理工大學(xué)出版社,1988年2月