隨著近幾年對(duì)速率的要求快速提高，新的總線協(xié)議不斷的提出更高的速率。傳統(tǒng)的總線協(xié)議已經(jīng)不能夠滿足要求了。串行總線由于更好的抗干擾性，和更少的信號(hào)線，更高的速率獲得了眾多設(shè)計(jì)者的青睞。而串行總線又尤以差分信號(hào)的方式為最多。所以在這篇中整理了些有關(guān)差分信號(hào)線的設(shè)計(jì)和大家探討下。
1.差分信號(hào)線的原理和優(yōu)缺點(diǎn)
差分信號(hào)（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分結(jié)構(gòu)設(shè)計(jì)，什么另它這么倍受青睞呢？在PCB 設(shè)計(jì)中又如何能保證其良好的性能呢？帶著這兩個(gè)問題，我們進(jìn)行下一部分的討論。何為差分信號(hào)？通俗地說，就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號(hào)，接收端通過比較這兩個(gè)電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號(hào)的那一對(duì)走線就稱為差分走線。
差分信號(hào)和普通的單端信號(hào)走線相比，最明顯的優(yōu)勢(shì)體現(xiàn)在以下三個(gè)方面：
a.抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線上，而接收端關(guān)心的只是兩信號(hào)的差值，所以外界的共模噪聲可以被完全抵消。
b. 能有效抑制EMI，同樣的道理，由于兩根信號(hào)的極性相反，他們對(duì)外輻射的電磁場(chǎng)可以相互抵消，如圖在A-A‘的電流是從右到左，那B-B‘的是從左到右，那么按右手螺旋定則，那他們的磁力線是互相抵消的。耦合的越緊密，互相抵消的磁力線就越多。泄放到外界的電磁能量越少。
c.時(shí)序定位精確，由于差分信號(hào)的開關(guān)變化是位于兩個(gè)信號(hào)的交點(diǎn)，而不像普通單端信號(hào)依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號(hào)的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號(hào)技術(shù)。
2.差分信號(hào)的一個(gè)實(shí)例：LVDS
LVDS（Low Voltage Differential Signaling)是一種低擺幅的電流型差分信號(hào)技術(shù)，它使得信號(hào)能在差分PCB線對(duì)或平衡電纜上以幾百M(fèi)bps的速率傳輸，其低壓幅和低電流驅(qū)動(dòng)輸出實(shí)現(xiàn)了低噪聲和低功耗。LVDS驅(qū)動(dòng)器由一個(gè)驅(qū)動(dòng)差分線對(duì)的電流源組成?通常電流為3.5mA)，LVDS接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的電流大部分都流過100Ω?的匹配電阻，并在接收器的輸入端產(chǎn)生大約350mA 的電壓。當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí)，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯″1″和邏輯″0″狀態(tài)。低擺幅驅(qū)動(dòng)信號(hào)實(shí)現(xiàn)了高速操作并減小了功率消耗，差分信號(hào)提供了適當(dāng)噪聲邊緣和功率消耗大幅減少的低壓擺幅。功率的大幅降低允許在單個(gè)集成電路上集成多個(gè)接口驅(qū)動(dòng)器和接收器。這提高了PCB板的效能，減少了成本。
不管使用的LVDS傳輸媒質(zhì)是PCB線對(duì)還是電纜，都必須采取措施防止信號(hào)在媒質(zhì)終端發(fā)生反射，同時(shí)減少電磁干擾。LVDS要求使用一個(gè)與媒質(zhì)相匹配的終端電阻（100±20Ω），該電阻終止了環(huán)流信號(hào)，應(yīng)該將它盡可能靠近接收器輸入端放置。LVDS驅(qū)動(dòng)器能以超過155.5Mbps的速度驅(qū)動(dòng)雙絞線對(duì)，距離超過１０ｍ。對(duì)速度的實(shí)際限制是：
①送到驅(qū)動(dòng)器的TTL數(shù)據(jù)的速度；
②媒質(zhì)的帶寬性能。
通常在驅(qū)動(dòng)器側(cè)使用復(fù)用器、在接收器側(cè)使用解復(fù)用器來實(shí)現(xiàn)多個(gè)TTL信道和一個(gè)LVDS信道的復(fù)用轉(zhuǎn)換，以提高信號(hào)速率，降低功耗。并減少傳輸媒質(zhì)和接口數(shù)，降低設(shè)備復(fù)雜性。
LVDS接收器可以承受至少±1V的驅(qū)動(dòng)器與接收器之間的地的電壓變化。由于LVDS驅(qū)動(dòng)器典型的偏置電壓為+1.2V，地的電壓變化、驅(qū)動(dòng)器偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端相對(duì)于接收器的地是共模電壓。這個(gè)共模范圍是：+0.2V～+2.2V。建議接收器的輸入電壓范圍為：0V～+2.4V。
3.差分信號(hào)的布線要求：
對(duì)于PCB 工程師來說，最關(guān)注的還是如何確保在實(shí)際走線中能完全發(fā)揮差分走線的這些優(yōu)勢(shì)。也許只要是接觸過LAYOUT 的人都會(huì)了解差分走線的一般要求，即差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，等長(zhǎng)是為了保證兩個(gè)差分信號(hào)時(shí)刻保持相反極性，減少共模分量。另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by- side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實(shí)現(xiàn)的方式較多。
等距則主要是為了保證兩者差分阻抗一致，減少反射。對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗 (differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦?。若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。
下面是差分傳輸線模型
為便于分析，差分線對(duì)常常根據(jù)它的奇模和偶模阻抗和延遲來描述，而這些與其差模和共模對(duì)應(yīng)的部分是密切相關(guān)的，因此可以用方程1 來計(jì)算。
這兒Ctot = Cself + Cm 。Cself 是一條線與地之間的電容，而Cm 是兩條線之間的電容。Lself 和Lm 分別是一條線的自電感，和兩條線之間的互電感。
差分阻抗被定義為在兩條差分驅(qū)動(dòng)的導(dǎo)線之間所測(cè)得的阻抗。（所謂差分驅(qū)動(dòng)就是指當(dāng)兩個(gè)完全一樣，但極性相反的信號(hào)）。差分阻抗是對(duì)著奇模阻抗而言的，所謂奇模阻抗是指當(dāng)兩條導(dǎo)線被差分驅(qū)動(dòng)[3]時(shí)，在差分線對(duì)中一條傳輸導(dǎo)線的阻抗。偶模阻抗是指當(dāng)兩條導(dǎo)線都被一個(gè)單一的對(duì)地共模信號(hào)驅(qū)動(dòng)時(shí)，在差分線對(duì)中兩條導(dǎo)線的阻抗。
利用方程1，可以推得：
差分阻抗 
共模阻抗
但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號(hào)傳輸?shù)谋举|(zhì)。下面重點(diǎn)討論一下PCB 差分信號(hào)設(shè)計(jì)中幾個(gè)常見的誤區(qū)。
誤區(qū)一：認(rèn)為差分信號(hào)不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對(duì)方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對(duì)高速信號(hào)傳輸?shù)臋C(jī)理認(rèn)識(shí)還不夠深入。雖然差分電路對(duì)于類似地彈以及其它可能存在于電源和地平面上的噪音信號(hào)是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號(hào)返回路徑，其實(shí)在信號(hào)回流分析上，差分走線和普通的單端走線的機(jī)理是一致的，即高頻信號(hào)總是沿著電感最小的回路進(jìn)行回流，最大的區(qū)別在于差分線除了有對(duì)地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。
在PCB 電路設(shè)計(jì)中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對(duì)地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當(dāng)?shù)仄矫姘l(fā)生不連續(xù)的時(shí)候，無參考平面的區(qū)域，差分走線之間的耦合才會(huì)提供主要的回流通路。盡管參考平面的不連續(xù)對(duì)差分走線的影響沒有對(duì)普通的單端走線來的嚴(yán)重，但還是會(huì)降低差分信號(hào)的質(zhì)量，增加EMI，要盡量避免。也有些設(shè)計(jì)人員認(rèn)為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號(hào)，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號(hào)提供地阻抗回路，勢(shì)必會(huì)造成EMI 輻射，這種做法弊大于利。
所以要保持PCB地線層返回路徑寬而短。盡量不要跨島（跨過相鄰電源或地層的分隔區(qū)域。）比如主板設(shè)計(jì)中的USB和SATA及PCI-EXPRESS等最好不要有跨島的做法。保證這些信號(hào)的下面是個(gè)完整地平面或電源平面。
誤區(qū)二：認(rèn)為保持等間距比匹配線長(zhǎng)更重要。在實(shí)際的PCB 布線中，往往不能同時(shí)滿足差分設(shè)計(jì)的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當(dāng)?shù)睦@線才能達(dá)到線長(zhǎng)匹配的目的，但帶來的結(jié)果必然是差分對(duì)的部分區(qū)域無法平行，其實(shí)間距不等造成的影響是微乎其微的，相比較而言，線長(zhǎng)不匹配對(duì)時(shí)序的影響要大得多。再從理論分析來看，間距不一致雖然會(huì)導(dǎo)致差分阻抗發(fā)生變化，但因?yàn)椴罘謱?duì)之間的耦合本身就不顯著，所以阻抗變化范圍也是很小的，通常在10%以內(nèi)，只相當(dāng)于一個(gè)過孔造成的反射，這對(duì)信號(hào)傳輸不會(huì)造成明顯的影響。而線長(zhǎng)一旦不匹配，除了時(shí)序上會(huì)發(fā)生偏移，還給差分信號(hào)中引入了共模的成分，降低信號(hào)的質(zhì)量，增加了EMI。
可以這么說，PCB 差分走線的設(shè)計(jì)中最重要的規(guī)則就是匹配線長(zhǎng)，其它的規(guī)則都可以根據(jù)設(shè)計(jì)要求和實(shí)際應(yīng)用進(jìn)行靈活處理。同時(shí)為了彌補(bǔ)阻抗的匹配可以采用接收端差分線對(duì)之間加一匹配電阻。 其值應(yīng)等于差分阻抗的值。這樣信號(hào)品質(zhì)會(huì)好些。
所以建議如下兩點(diǎn)：
（A）使用終端電阻實(shí)現(xiàn)對(duì)差分傳輸線的最大匹配，阻值一般在90～130Ω之間，系統(tǒng)也需要此終端電阻來產(chǎn)生正常工作的差分電壓；
?。˙）最好使用精度１～2%的表面貼電阻跨接在差分線上，必要時(shí)也可使用兩個(gè)阻值各為50Ω的電阻，并在中間通過一個(gè)電容接地，以濾去共模噪聲。
通常對(duì)于差分信號(hào)的CLOCK等要求等長(zhǎng)的匹配要求是+/-10mils之內(nèi)。
誤區(qū)三：認(rèn)為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強(qiáng)他們的耦合，既可以提高對(duì)噪聲的免疫力，還能充分利用磁場(chǎng)的相反極性來抵消對(duì)外界的電磁干擾。雖說這種做法在大多數(shù)情況下是非常有利的，但不是絕對(duì)的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強(qiáng)耦合達(dá)到抗干擾和抑制EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號(hào)走線的間距是最基本的途徑之一，電磁場(chǎng)能量是隨著距離呈平方關(guān)系遞減的，一般線間距超過4 倍線寬時(shí)，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結(jié)構(gòu)在高頻的（10G 以上）IC 封裝PCB 設(shè)計(jì)中經(jīng)常會(huì)用采用，被稱為CPW 結(jié)構(gòu)，可以保證嚴(yán)格的差分阻抗控制（2Z0）。
差分走線也可以走在不同的信號(hào)層中，但一般不建議這種走法，因?yàn)椴煌膶赢a(chǎn)生的諸如阻抗、過孔的差別會(huì)破壞差模傳輸?shù)男Ч?，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會(huì)降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當(dāng)?shù)拈g距，串?dāng)_就不是個(gè)問題。在一般頻率（GHz 以下），EMI也不會(huì)是很嚴(yán)重的問題，實(shí)驗(yàn)表明，相距500Mils 的差分走線，在3 米之外的輻射能量衰減已經(jīng)達(dá)到60dB，足以滿足FCC 的電磁輻射標(biāo)準(zhǔn)，所以設(shè)計(jì)者根本不用過分擔(dān)心差分線耦合不夠而造成電磁不兼容問題。
4，眼圖
在差分信號(hào)的測(cè)試當(dāng)中我們經(jīng)常要遇到一個(gè)測(cè)試項(xiàng)目是眼圖，也有很多設(shè)計(jì)初學(xué)者都或許聽過眼圖這個(gè)測(cè)試。但還是有很多不知道眼圖到底是怎么來的。學(xué)會(huì)看眼圖對(duì)于自己的測(cè)試和DEBUG是非常有用的。下面介紹下眼圖。
在每一個(gè)時(shí)鐘周期內(nèi)都會(huì)有信號(hào)在傳輸。但是如果是一個(gè)很長(zhǎng)的位流（bits）,那么很難確定這個(gè)信號(hào)是否符合規(guī)范（specifications）。為了便于分析，那么所有的信號(hào)位都可以組成一個(gè)信號(hào)圖形的話，那么就可以看這個(gè)把這些圖形疊加起來看看是否符合規(guī)范。這就是眼圖。
如下圖，假設(shè)所有的信號(hào)都是在時(shí)鐘的上升沿觸發(fā)。那么把所有數(shù)據(jù)信號(hào)的波形都按上升沿取出來并疊加在一起。每一個(gè)這樣的波形就叫一個(gè)SYMPLE。如圖所示的那樣（圖上只取出一個(gè)波形來，以便讀者能看清楚），這樣就形成了眼圖的前半截。接著按下降沿取出并疊加在一起，那么就可以形成眼圖的后半截。同時(shí)為高電平或低電平的信號(hào)波形組成眼圖的上面和下面。這樣就形成了一個(gè)標(biāo)準(zhǔn)的眼圖（如下圖）。然后所要做的是按信號(hào)規(guī)范在眼圖里定義進(jìn)去就可以了。
當(dāng)然下圖是把CLK也表示出來了，實(shí)際串行的差分信號(hào)是不能在信號(hào)線上測(cè)到CLOCK的。
下面舉個(gè)實(shí)例看下，從眼圖上看，這信號(hào)質(zhì)量是非常差的。那相對(duì)應(yīng)它的SYMPLE也是可以看得到是很差的信號(hào)質(zhì)量，上升沿和下降沿太緩，一致性太差，信號(hào)的HIGH LEVEL也不夠，SKEW太大等。
5.差分信號(hào)的測(cè)量。
輸入連接一般來說，差分放大器或探頭與信號(hào)源的互連是產(chǎn)生誤差的最大來源。為了維持輸入的匹配，兩個(gè)通道應(yīng)盡可能一樣。兩個(gè)輸入端的任何接線的都應(yīng)長(zhǎng)度相同。如果使用探頭，其型號(hào)與長(zhǎng)度也應(yīng)相同。在測(cè)量高共模電壓的低頻信號(hào)時(shí)，應(yīng)避免使用帶衰減的探頭。在高增益時(shí)則完全不能使用這種探頭，因?yàn)椴豢赡芫仄胶馑鼈兊乃p量。當(dāng)高電壓或高頻率的應(yīng)用需要衰減時(shí)，應(yīng)使用為差分放大器專門設(shè)計(jì)的專用無源探頭。這種探頭具有能精密調(diào)整直流衰減和交流補(bǔ)償?shù)难b置。為獲得最佳的性能，每一個(gè)特定的放大器都應(yīng)專用一套探頭，而且要根據(jù)這套探頭附帶的程序針對(duì)該放大器進(jìn)行校準(zhǔn)。
一種常用的方法是將+ 和- 輸入纜線成對(duì)絞扭在一起。這樣可減少拾取線路頻率干擾和其他噪聲的可能。如果要抓取眼圖的話要跟儀器廠家獲得咨詢，以獲得最新的軟件和夾具。一般這套軟件和夾具是要另外收費(fèi)的。
參考文獻(xiàn)：
Digital Signal Integrity-Modeling and Simulation with Interconnects and Package. Brian Young
PCB LAYOUT 中的走線策略 阿鳴
LVDS技術(shù)原理和設(shè)計(jì)簡(jiǎn)介 張 健 吳曉冰
另外感謝所引用作者（有的是沒有找到文章具體出處的作者）提供的好文章。