引 言

　　微機保護裝置是指微機系統構成的數字式繼電保護裝置。在我國煤礦井下高壓(6kV)供電系統中，絕大多數屬于變壓器中性點絕緣運行方式(三相三線制)，通過動力電纜送電。煤礦井下環境惡劣，空間狹窄，動力電纜長期處在潮濕、淋水、腐蝕的環境中，散熱條件差，絕緣性能易下降，經常發生單相漏電或單相接地故障。這種故障引起正常相電壓升高，若不及時斷電，會造成多相短路，迫使供電中斷，并使電力故障進一步擴大。高壓防爆開關微機保護裝置是安裝在高壓防爆開關中，對井下電纜和用電設備的單相漏電或單相接地、短路、過流、絕緣監視、過欠壓等故障進行綜合保護的一種裝置，能快速切除故障回路，防止事故擴大，通知維護人員及時排查故障源并排除。因此，對高壓防爆開關微機保護裝置提出很高的可靠性要求： 在故障發生時能快速動作；在未故障時，不能誤動。然而，高壓開關通斷感性負載(井下電器設備主要是電動機等感性負載)時刻，開關觸點拉弧會產生很強的電磁干擾和浪涌干擾，嚴重程度可造成CPU的程序跑飛。這種電磁干擾是高壓防爆開關微機保護系統的頭號強干擾源，主要通過電源線和交流互感器摸入通道侵入微機保護系統。微機保護系統長期工作在這種強電磁干擾中，抗干擾性能成為衡量微機保護系統的重要指標之一。

　　提高微機保護裝置的抗干擾性能的根本途徑是阻塞共模干擾的耦合通道，提高敏感回路的抗干擾能力，合理設計接地泄放回路等措施。電磁兼容性(EMC)設計是一個復雜的系統工程，從硬件上考慮抗干擾設計是非常必要的，但想從硬件上完全消除干擾是不可能的。還要從軟件上考慮數字濾波等，很難做到盡善盡美。國內科技人員在單片機系統、微機測控系統的抗干擾技術等方面做了很多研究工作，發表大量的抗干擾技術論文，可分為兩大類。一類是從硬件電路阻塞干擾信號的入侵通道，如模擬通道加前置濾波器、電源輸入加電源濾波器、開關入與出加光耦隔離、pCB布局和布線的抗干擾技術、接地技術和屏蔽技術等等；另一類是軟件抗干擾措施，包括數字濾波、指令冗余、軟件陷阱、軟硬件看門狗等。硬件措施抗干擾是拒干擾信號于門外，是電磁兼容性設計的主攻方向。軟件抗干擾是在硬件尚未失效前提下，利用軟件的靈活性設計來抵消干擾的影響，只能起到輔助的抗干擾作用。關于微機保護裝置的控制出口可靠性設計的文獻很少，歸納起來，防止控制出口失控的常用措施有兩種： 硬件冗余設計和軟件冗余設計。硬件冗余設計基本方法是采用雙或多CPU結構，一個負責保護的啟動，另一個CPU負責保護的執行。兩個CPU相“與”才開始控制出口。軟件冗余設計主要采用以下措施：

　　(1)設置多重跳閘命令，分多條控制指令來執行分閘，在每條指令之間執行一段核對程序，設置相應的標志位。CPU核對標志位相符后才執行下一條指令，否則初始化重來。

　　(2)設置當前輸出狀態寄存器的狀態信息，系統運行自檢程序循環查詢測試這些狀態，若發現干擾出錯，及時糾正輸出通道的出錯信息。

　　多CPU結構設計是防止保護誤動，提高微機保護系統可靠性的一種有效措施，但采用多CPU結構使硬件結構復雜，調試繁瑣，成本高，而且當多CPU同時程序跑飛時，同樣造成控制出口失控，有可能引起誤動。軟件冗余設計是在程序運行正常情況下提出的(即假設CPU運行程序正確，沒有出軌)，如果程序跑飛，已經執行不到軟件冗余設計程序，則控制出口處于失控狀態，既使看門狗電路起作用，使CPU復位重新回到正常程序，經歷的時間最短也要幾毫秒。在這段時間內，干擾信號足以引起控制出口的誤跳閘。顯然，上述兩種方法并不能完全確保繼電保護控制出口的可靠性和安全性。

　　對微機保護系統來說，最重要的一點就是當強干擾引起程序跑飛后，不能引起繼電保護控制出口的誤動作。筆者在研制KJ118型礦用變電所遠程監控系統配套的高壓防爆開關微機保護系統中，針對繼電保護控制出口的特點，創造性地提出采用CPLD技術，加強微機保護控制出口的可靠性研究，成功設計出一種基于CPLD的抗干擾微機保護控制出口硬件電路。文中介紹的這種基于CPLD控制接口抗干擾設計的新方法，比多CPU結構更簡單，更經濟，可靠性更高，不依賴于CPU本身的抗干擾性能，即使CPU程序跑飛，控制接口仍有很高抗干擾性能，不會產生誤跳閘電平，徹底解決繼電保護系統控制出口的可靠性問題。

CPLD技術在微機保護裝置中應用的優越性

　　CPLD(complex programmable logic device，復雜可編程邏輯器件)與FPGA(field programmable gate array，現場可編程門陣列)是兩大可編程ASIC(application specific intergrate dcircuit)芯片，都可用VHDL(very high speed int ergrate dcircuit hardware description language)進行描述和編程下載。CPLD門陣列規模較FPGA小，CPLD主要結構是基于乘積項，易于實現較復雜的組合邏輯。CPLD的邏輯宏單元較FPGA少，較多的觸發器時序邏輯用FPGA較合適。FPGA主要結構是基于
SRAM的查表項，雖然電路結構配置靈活，但延時不可預測，實際傳輸延時要大于CPLD。CPLD采用EEpROM編程技術，掉電配置信息不丟失。FPGA采用SRAM工藝開關技術，上電通過在線可重配置方式對FPGA進行功能配置，理論上可無限次配置，并可實現真正意義上的在線可配置，但掉電配置信息丟失，必須借助串行EEpROM、單片機等進行上電的重配置。對于I/O數量和觸發器數目不太大的應用場合，CPLD在使用方便性和編程的保密性均優于FPGA。

　　微機保護系統中的數字組合邏輯電路和時序邏輯電路規模均不大，宜采用CPLD芯片實現，有利于微機保護系統的微型化和智能化設計。

微機保護裝置控制接口設計

　　微機保護系統的控制接口由I/O接口和微型繼電器組成，典型電路是將分合閘繼電器分成2級，第1級控制第2級。第2級控制主回路的分合閘接觸器。原理框圖如圖1所示。

　　2級繼電器有利于隔離主回路的分合閘接觸器通斷產生的干擾。

　　合閘指令執行順序為：OUT1→OUT2→OUT4。分閘指令執行順序為：OUT1→OUT3→OUT4。如果I/O接口直接由CPU控制，當CPU受干擾程序跑飛或CPU芯片出故障使I/O接口失控，正巧產生分合閘所需的電平時，繼電保護控制出口就不可避免地發生誤動。
 

圖1　繼電保護控制出口原理

　　因此，繼電保護控制出口的閉鎖和冗余度設計是防止控制出口誤動的關鍵所在。嚴格監視分合閘多重命令的執行順序，不允許無序分合閘命令通過，是防止控制出口誤動的根本措施。分合閘多重命令的有序執行，可以看作一個狀態變化序列，用CPLD狀態機對這個狀態序列進行監控，就能杜絕無序狀態的通過，實現控制出口的無干擾控制。

基于CPLD狀態機的抗干擾控制接口設計

　　設計一個基于DSP的高壓開關柜微機綜合保護系統時，用一片CPLD芯片實現圖1所示的I/O接口，并設計一個有限狀態機，對狀態輸入I1，I2，I3進行監控，狀態機輸出作為總分合閘命令的允許和禁止信號。基于CPLD的微機保護控制接口如圖2 所示。

圖2　微機保護的CPLD控制接口

分合閘多重命令的狀態編碼

　　狀態機有3位二進制輸入，共有23=8種狀態。采用二進制編碼方式(Binary coded)將控制接口的初始狀態S0到所有可能的狀態變遷，列成一張編碼表，如表1 所示。狀態編碼表是編寫VHDL程序的基礎。
 

表1　微機保護控制接口狀態機編碼表

狀態機設計

　　狀態機的時鐘頻率為5MHz。復位信號/Reset來自DSP微機保護裝置的系統復位信號，對狀態機的狀態初始化。

　　狀態機的設計可采用單進程，雙進程，3進程等進行編寫，根據微機保護控制接口的應用特點宜采用雙進程來描述狀態機，即一個時序進程和一個組合進程。時序進程負責舊次態到新現態的轉換，以及異步復位。組合進程完成根據現態決定狀態機輸出的變化，根據狀態輸入來決定新的次態。雙進程狀態機的邏輯框圖如圖3所示。
 

圖3　雙進程狀態機邏輯圖

　　狀態機的行為及代碼是一種流程控制代碼，很容易用VHDL語言中的CASE語句和IF語句加以實現。時序進程與組合進程之間利用現態信號和次態信號進行同步通信。

狀態機仿真波形

　　利用Altera公司的EDA工具軟件MAX+plus對用VHDL語言設計的狀態機進行時序仿真，仿真波形如圖4所示。

圖4　狀態機仿真波形

CPLD狀態機抗干擾控制原理分析

　　基于CPU的微機系統是按指令周期順序執行機器指令的，一旦受干擾程序出軌，則CPU不按事先編好的流程執行程序，出現死機，通常的對策是設置看門狗使CPU硬件復位，使CPU重新運行正常程序，但是從CPU死機到看門狗復位一般要經歷幾毫秒到1～2s，這段失控時間，繼電保護控制出口的狀態是不可預測的，足以對繼電保護系統構成危害，嚴重情況就是發生誤動。而基于CPLD的狀態機系統，狀態變換周期只有一個時鐘周期，若時鐘頻率為5MHz，時鐘周期為012Ls。若狀態機受干擾進入非法狀態再轉入合法狀態，只需2個時鐘周期，即幾百納秒，不足以對狀態機系統運行造成危害。可見，用CPLD狀態機控制微機繼電保護的控制接口，就能實現無干擾控制，獲得繼電保護系統的高可靠性控制。

　　就DSP芯片與CPLD芯片的可靠性比較而言，DSP的外圍接口繁多，輸入信號有模擬和數字，電壓有模擬電壓和數字電壓，CPLD只有數字接口，電壓單一，受外界干擾損壞的可能性比DSP小的多。另外，CPLD狀態機含有多個進程，就相當于包含有并行運算的“多CPU”功能，對不合格的輸入，裁決狀態機輸出0。因此，筆者認為，雙CPU控制硬件冗余設計遠不如CPLD狀態機的控制接口可靠性高。

結 論

　　用Altera公司的MAX7000系列的EMp7128SLC84-15實現繼電保護控制接口，與TMS320F240DSP芯片總線直接相連，DSP執行合閘或分閘多重命令時，不需要插入等待周期，只需要連續執行3條合閘或分閘指令，CPLD狀態機就能立即決定是否允許總執行命令通過。試驗表明： 用CPLD實現的繼電保護控制接口具有速度快，占用硬件體積小，接口簡單，可靠性高等特點。

　　該接口應用到基于TMS320F240的高壓開關柜數字綜合保護裝置中，隨KJ118型礦用變電所遠程監控系統于2003年10月在徐州礦務局旗山煤礦井下采區變電所投運，進行工業性試驗，正常運行至今已超過半年以上。采區變電所現場高爆開關就地人工分合閘操作、地面主機遙控命令分合閘以及故障保護跳
閘試驗表明，從未發生因高壓開關分合閘操作等強電磁干擾引起CPU程序出軌而誤動，表現出非常高的可靠性。

　　文中用全新的CPLD狀態機方法研究微機保護系統的控制可靠性問題，對于瞬變干擾信號有很強的濾波性。雖然從防范微機保護系統程序出軌采用一些軟件措施有一定效果，但是并不能真正解決程序出軌期間控制口的失控問題，而文中提出的CPLD狀態機控制接口真正解決了這一問題，可以推廣到各種微機控制系統的抗干擾控制接口設計中去。