由于人眼能區分光信號的強弱明暗，所以要獲得優良的顯示效果，必須實現灰度顯示。特別是在圖像方面，灰度級數越多，圖像層次越分明，圖像越柔和。液晶顯示器作為一種顯示器件，總是希望它能顯示生動逼真且穩定無閃爍的圖像，所以灰度的表達對于液晶顯示器來說是極其重要的。嵌入式系統要求整個芯片面積和功耗越小越好，并能實現集成化。因此，在支持液晶顯示板的嵌入式LCD控制器中，如何實現灰度控制并有效地降低整個芯片面積和功耗、降低信號損失、提高畫質是IC設計者的一個研究熱點。
　　本文首先根據STN型單色點陣液晶顯示器件的灰度顯示機理并利用相鄰像素的通、斷進行控制的規則，提出一種基于面積-幀調制的公式算法，從而利用多個公式達到減小芯片面積、降低功耗、降低成本、提高灰度級別、消除圖像閃爍的目的；然后利用Verilog HDL語言工具編寫RTL級代碼，完成灰度控制模塊的設計；最后對該模塊進行仿真、綜合，并在FPGA上進行驗證。
1 灰度公式算法的提出
　　我們知道，從圖像到顯示屏的顯示過程一般分為分解、傳送與合成三個過程^[1]。也就是首先把整個畫面分解成許多黑白程度(亮度)不同的小點，即“像素”，它們具有單值的光特性(亮度)和幾何位置(x,y)；然后利用人眼視覺特性，采用掃描方法，按時間順序逐一傳送空間分布的每一像素的亮度；最后再將各個像素合成為整個畫面。只要確保發送端坐標與接收端坐標(x,y)的一一對應關系，就可以使被傳送的圖像不失真。可見，這里所說的像素亮度實際上是(x,y,t)的函數，t代表傳送時間。
　　STN型單色點陣液晶顯示器件采用的是一種無源矩陣型結構^[2]，其數據位列選擇信號是處于鎖定狀態的二值(黑、白)信號，即所寫入的灰度圖像顯示數據是用“1”(選通為黑)和“0”(非選通為白)表示的脈沖信號。一個像素點的亮度是由若干幀選通該點的次數決定的，選通次數越多，該像素點越亮，否則就越暗。因此，只要在若干幀內該像素點被選通的次數一定，不管選通和非選通的次序(即“1”和“0”的輸出順序)如何，它們的亮度是一致的。由于點陣式液晶顯示屏上相鄰像素之間相互有影響，而圖像穩定與否又與各像素點之間能否有效配合密不可分，這就要求盡可能地使得空間上相鄰像素的激發隨時間擴散，而同一時刻激發的像素在空間上又能擴散。為了實現整幅畫面的灰度顯示效果，若從整幅畫面考慮，勢必增加控制難度，因為一幅畫可能由幾千、幾萬乃至幾百萬個像素組成。如果將顯示區域按事先預定的大小劃分成塊，對每個方陣采用相同的控制規則，那么對整幅畫面的控制將轉化為對一個方陣的控制，這樣可以大大降低對各像素點的控制難度。本文以16級灰度為例，將顯示區域劃分成15×15的方陣，以15幀為一循環周期，將16種亮度在單位時間內的脈沖輸出次序用0、1、2、...的順序標注，如表1所示。

　　16級灰度的原始圖像數據" title="圖像數據">圖像數據信號被劃分為四組：
　　數據信號Ⅰ(0000 1111)，
　　數據信號Ⅱ(0101 0110 0111 1000 1001 1010)，
　　數據信號Ⅲ(0011 0100 1011 1100)，
　　數據信號Ⅳ(0001 0010 1101 1110)。
　　對于數據信號Ⅰ，所有15幀中的相應點都置成“0”或“1”。
　　對于數據信號Ⅱ，脈沖序列值的計算公式如下：
　　k=mod[(c＋r＋f)/15](1)
　　對于數據信號Ⅲ，脈沖序列值的計算公式如下：
　　k=mod[(2c＋r＋f)/15](2)
　　對于數據信號Ⅳ，脈沖序列值的計算公式如下：
　　k=mod[(4c+r+2f)/15](3)
　　式中，c、r表示方陣中像素的幾何位置(c=0,1,2,...,14；r=0,1,2,...,14)，f表示單位時間內所處的幀數(f=0,1,2,...,14)，mod表示取余運算，k表示脈沖序列值(k=0,1,2,...,14)。根據公式算出的脈沖序列值和代表亮度的圖像數據，可從查找表" title="查找表">查找表(表1)上確定任何一個像素在任何時刻的選通情況。在這些公式中，(c,r)反映的是面積灰度調制，同一幀中不同的像素有不同的k值；而f反映的是幀灰度調制，某一個像素的f值變化時，其k值也在變化，且在一個單位時間內其k值不重復。因此，這種公式算法使得各像素在時間上有累加的效果，同時還可利用分散激活產生半色調像素點來增加像素明暗變化率，從而使原始圖像在進行灰度調制時能夠得到穩定的顯示。
2 灰度控制模塊設計
　　灰度控制模塊主要控制像素灰度數據的輸出，一方面要保證LCD顯示器件上每個像素的幾何位置要與原始畫面上的每個像素的幾何位置一一對應，另一方面要保證在一定幀數之內能夠輸出表示原始像素數據所要表示的灰度效果。
　　公式(1)、(2)、(3)中有三個參數：c、r、f，在灰度控制模塊中可以采用三個計數器(列計數器、行計數器和幀計數器)來實現。前兩個計數器完成顯示區域的劃分工作，同時產生c、r值。而幀計數器用于產生f值，然后根據這三個計數器的值計算出各像素點在任何時刻的脈沖序列值k。根據此分析，可以畫出如圖1所示的灰度控制模塊的結構圖。
　　本灰度控制電路實現兩種灰度顯示模式：2bpp和4bpp，由BPIX的值定義。在硬件中，主要實現4bpp模式即16級灰度。對于2bpp模式，可通過16級灰度映射實現。整個操作過程如下：當異步復位信號(rst_lcd_n_a)為1時，內核通過總線對LCD控制器中的寄存器進行配置操作，直到配置最后一個使能信號(lcd_en)為止；當使能信號有效時，灰度控制電路開始正常工作；當總線數據緩沖器" title="數據緩沖器">數據緩沖器為非空(ldata_fifo_empty)且顯示數據緩沖器為非滿(rgb_fifo_full)時，灰度控制電路向總線數據緩沖器發出讀請求信號(lcd_fifo_rreq)，并在控制器工作時鐘(clk_lcd)上升沿到來時讀取一個32bit數據，將其鎖存在32bit的鎖存器" title="鎖存器">鎖存器中，并且在隨后的數個工作時鐘內將數據送出；鎖存器每個工作時鐘送出一個像素的數據(由BPIX的值來定義)，當BPIX定義為2bpp時，則鎖存器每次送出2bit數據，n即為2，送出32bit的數據需要16個工作時鐘；當BPIX定義為4bpp時，鎖存器每次送出4bit數據，n即為4，送出32bit的數據需要8個工作時鐘；鎖存器送出所有32bit的數據后，如果總線數據緩沖器仍為非空且顯示數據緩沖器仍為非滿時，鎖存器繼續向總線數據緩沖器讀取數據(lcd_fifo_data[31:0])；鎖存器送出的數據一方面送給列計數器再送給行、幀計數器進行計數，另一方面送給灰度級映射單元。灰度級映射單元根據BPIX值判斷所送來的數據是何種灰度模式。如果是4bpp模式，則不需要進行數據映射，直接將數據送到灰度算法模塊；如果是2bpp模式，則進行4級灰度數據向16灰度級映射，產生4bit數據并送給灰度算法模塊。灰度算法模塊根據列、行、幀計數值和像素數據算出相應的灰度數據。該灰度數據只有一位，需經一個移位寄存器轉換成16位送給顯示數據緩沖器，并同時向顯示數據緩沖器發出寫請求信號(rgb_fifo_wreq)。上述所有的操作都是在LCD控制器工作時鐘clk_lcd下進行的。

3 顯示區域方陣的劃分
　　在設計列計數器、行計數器和幀計數器時，必須保證同步性，否則就會發生顯示的錯誤。在這里，采用的方法是通過顯示的數據量進行行計數器操作，再進行列計數器、幀計數器操作。其狀態流程如圖2所示。具體操作過程如下： 當LCD控制器在非使能狀態時，所有的行、列、幀計數器都清0。LCD控制器使能后，當灰度控制模塊從顯示存儲器讀取圖像數據時，列計數器x[9:0]和c[3:0]同時開始計數，其中c[3:0]進行模15計數。當計數器x[9:0]的值等于(xmax-1)時，x[9:0]和c[3:0]都清0并重新計數，同時行計數器y[8:0]和r[3:0]作加1操作，其中r[3:0]進行模15計數。當x[9:0]的值等于(xmax-1)時，計數器x[9:0] 和r[3:0]清0。當計數器y[8:0]的值為(ymax-1)，且x[9:0]為(xmax-1)時，所有的行、列計數器清0，即完成一幀圖像數據的計數操作，此時幀計數器f[3:0]加1。重復上述步驟即可進行下一幀的計數操作。由計數器x[9:0]、y[8:0]定義像素在顯示區域方陣中的位置(x[9:0]，y[8:0])；由計數器c[3:0]、r[3:0]定義像素在顯示區域中的幾何位置(c[3:0]，r[3:0])。由此可以保證灰度控制模塊在進行數據處理時，原始像素的幾何位置與LCD顯示器件上每個像素的幾何位置一一對應，同時完成了顯示區域方陣的劃分。

4 灰度算法模塊的說明
　　灰度算法模塊主要是通過公式按預定的脈沖序列分布方式調整各幀0和1的密度，在panel上產生中間灰度級顏色。根據上述介紹，該灰度算法是通過三個公式實現的。為了減少運算量，降低芯片面積，公式(1)、(2)、(3)可以進一步轉化為公式(4)、(5)、(6)：
　　k＝mod[(c＋r＋f)/15]??? (4)
　　p＝mod[(c＋k)/15]?????? (5)
　　w＝mod[(p＋p－r)/15]??? (6)
　　根據不同的圖像數據信號選擇相應的運算公式，然后再根據參數c、r、f計算出各像素點在任何時刻所處的脈沖序列號，最后由該脈沖序列號和原始圖像數據從預定的脈沖序列查找表中找出相應的脈沖(1或0)。根據上述分析，可以畫出圖3所示的灰度算法模塊的結構圖。

　　該模塊共由三個運算電路、一個數據選擇器和一個脈沖查找表構成。運算電路1、運算電路2和運算電路3分別執行公式(4)、(5)、(6)的操作。灰度算法模塊的整個操作過程是：首先判斷圖像數據pixeldata的值，如果該值是第一組即0000或1111，則三個運算電路都不工作，直接輸出灰度數據frcdata為0或1；如果pixeldata是第二組的值，則執行運算電路1，運算電路2、3不工作，同時數據選擇器選擇k的值并送入脈沖查找表，脈沖查找表此時根據k和pixeldata的值查出灰度數據frcdata是0還是1；如果pixeldata是第三組的值，則執行運算電路1、2，運算電路3不工作，同時數據選擇器選擇p的值并送入脈沖查找表，脈沖查找表此時根據p和pixeldata的值查出灰度數據frcdata是0還是1；如果pixeldata是第四組的值，則三個運算電路都工作，同時數據選擇器選擇w的值并送入脈沖查找表，脈沖查找表此時根據w和pixeldata的值查出灰度數據frcdata是0還是1。這里的脈沖查找表是表1所示的15×15的查找表。這種公式算法結構將空間灰度調制法與幀灰度調制法結合在一起，并很好地利用了相鄰像素的相互影響，從而大大提高了灰度調制能力。
5 FPGA驗證
　　本設計采用Verilog HDL語言工具編寫RTL級代碼，并利用SYNOPSYS公司的EDA工具對該模塊進行功能仿真和后仿真。最后，在FPGA(Altera公司的EP20K1000E672EFC)上實現。由于沒有16級灰度圖像數據，本次設計是將4級灰度數據映射到16級灰度的。其測試條件如下：
　　系統工作頻率：50MHz；
　　屏幕： 240×320；
　　刷新頻率：70Hz
　　FPGA驗證結果如圖4所示。