當Altera開始開發自己的40nmStratixIVFPGA時，該公司的工程師在設計與測試前沿的很多方面都面臨挑戰。用Altera首席架構師兼著名工程師MikePengLi博士的話說，建立40nm器件的動力是要充分利用摩爾定律所表述的技術真理，以在每只芯片中裝入更多的邏輯、存儲器和接口。

　　Altera首席架構師及著名工程師MikePengLi博士解釋說，器件級的抖動必須不斷縮小，才能在物理層保持10–12的BER，同時也能在UI不斷縮小時提供充足的裕度。“根據摩爾定律，我們能夠顯著增加StratixIV中的晶體管密度。更高密度減少了單晶體管成本，使我們能夠在相同片芯面積中增加器件的功能和容量。但隨著單芯片上晶體管數量的增長，以及FPGA被用于超高性能應用，如分組交換機或幀交換機，我們還需要增加StratixIV中的帶寬，使數據能夠快速地進出器件。”

　　為了做到這一點，Altera必須支持自己客戶可能選擇實現的多種不同高速I/O，包括多代PCIExpress（PCIe1.1和PCIe2.0）、SerialATA/SAS（3Gbps和6Gbps）、FibreChannel（2.125Gbps、4.25Gbps和8.5Gbps）、40/100Gigabit以太網、CEI/OIF（6G和11G）、XFI（10G）和SFI/SFP+。Li表示：“我們得設計出整個硬件協議棧，使StratixIV能夠支持所有不同的標準。”

　　最近，EDN執行編輯RonWilson列舉了Altera工程師的很多研究成果，當時他們成功地向市場推出了一款器件，并有望獲得EDN的年度創新獎（參考文獻1）；事實上，該器件最終獲得了“可編程邏輯與快速周轉ASIC”類別的年度創新獎。

　　毫無疑問的是，負責測試的Altera工程師成為了開發工作的幕后英雄，沒有獲得為設計團隊頒發的榮譽。但他們的工作非常關鍵，因為他們要與新工藝尺度下制造的高速串行I/O線較勁，這些工藝將速度推到了商用測試設備可以承受的極限。

　　信號完整性

　　Li指出，隨著速度的增長，今天的高速I/O設計正在更富挑戰性。他說：“標準要求在物理層有10–12的誤碼率。隨著UI（單元間隙）越來越小，要維持它并提供足夠的裕度就越來越困難。其內在含義就是，器件級的抖動必須繼續縮減。”

　　Li指出，過去8年多以來，隨著晶體管價格的下跌，通信行業選擇將自己的資金投在硅片上去實現更高的速度，而不是投于構成通信信道的電纜或PCB（印刷電路板）材料。他表示：“今天硅片完成的功能包括發射器端的預加強和FEC（前向糾錯）以及接收器端的自適應均衡等，用于補償信道中的環境性變動。另外，有些客戶希望將BER（誤碼率）改善到10–15或10–17，這樣就可以放棄FEC等功能，從而有可能減少功耗。”

　　據Li稱，改善裕度的一個方法是盡量減小發射器的抖動。他說，抖動的一個主要來源是產生時鐘信號的RO（環形振蕩器）PLL（鎖相環）中使用的VCO（壓控振蕩器）。他認為，ROPLL方案很有用，因為它為客戶提供了頻率設定上的靈活性。但ROPLL受到其相位噪聲的限制，相位噪聲會轉換為隨機抖動。為避免這種情況，Altera在其StratixIV器件上為其高性能PLL提供了一個基于LC的振蕩器，代替ROPLL，提供低得多的噪聲與抖動。

　　功率完整性

　　Altera特性描述小組的經理BozidarKrsnik稱：“除了應對信號完整性的挑戰以外，我們還要把大量精力花在功率完整性問題上。客戶要求更低功率。通過可編程電源技術等創新，能夠在電源裕度縮減時分析和確定電源的性能和作用。”

　　Krsnik補充說：“功率挑戰對FPGA尤其顯著，”并指出了與ASIC的不同之處，“客戶可以在FPGA結構中隨心所欲地做東西。他們可以構建出一些極不尋常的最差情況，涉及到電源能級、時鐘頻率以及器件編程模式。”這就需要Altera的工程師作仔細分析，預測客戶會做什么。

　　Altera公司特性描述小組的經理BozidarKrsnik說：“除了解決信號完整性挑戰以外，我們還把大量注意力放在功率完整性問題上。客戶要求更低的功率。”

　　測量

　　許多測試工作都是由DanielChow負責的，他從2003年起就是Altera的高級技術人員。Chow帶領一個團隊，確定StratixIV的串行總線收發器的功率完整性和信號完整性，重點是抖動的測量。

　　為了確定高速串行收發器的特性，Altera工程師設計了七種類型的特性板（表1）。采用這些電路板，工程師能夠使用到FPGA的所有管腳，包括需要為器件各個子系統提供電源的電源腳。

表1.用于StratixIV的特性板

 　　有些功能出現在不止一塊電路板上，尤其是功率完整性，因為功率會影響到一個器件的方方面面。另外，如果Chow不信任某塊電路板測得的結果，他可以讓一名工程師用另一塊板作重復測試。

　　一塊能做功率完整性的特性板為FPGA核心、I/O信號、PLL、差分時鐘和高速串行收發器提供一個PDN（功率分配網絡）。圖1表示了一塊特性板，工程師用它確定功率完整性和收發器信號完整性。（此為表1中的1號板）。

圖1.一塊StratixIV信號完整性特性板包含提供對FPGA高速I/O端口接入的SMA連接器

　　圖2是測試I/O端口信號完整性和功率完整性的一個典型配置。信號發生器和示波器等測試儀器連接到StratixIV特性板上，提供激勵與測量功能。

圖2.這是典型的測試設置，顯示了用于測試StratixIV上I/O端口信號完整性和功率完整性的儀器。特性板為工程師提供接入StratixIV及其收發器的方法。

　　Chow解釋了為什么一個特性板需要每個FPGA功能的獨立PDN輸入。他說：“根據客戶的應用與需求，FPGA可能以最佳性能運行，所有電源層都互相隔離，但這樣做并非總有經濟可行性。我們必須向客戶推薦，FPGA哪些部分可以共享電源資源。我們希望了解電源資源的何種組合可以影響到信號完整性。”

　　工程師們在用StratixIV作設計時可能需要將電源與器件收發器緩沖和PLL隔離開來。Chow指出：“如果電源上有太多動作，就不能永遠共享一個電源。電源結構對客戶應用和需求有很深的依賴；我們的工作是找到不同電源結構之間的折衷。”

　　Chow和其它人同時用獨立電源和公共電源確定收發器的特性。從測試中他們能看到組合電源如何影響到信號完整性。例如，拉低時鐘功率的發射器或接收器會在傳輸的信號上增加過高的抖動。

　　Altera工程師還確定了StratixIV器件在更寬DC電壓范圍內的特性，其范圍寬于公司對客戶的建議范圍。他們在0.9V至1.4V電壓下測試收發器，而后公布的建議范圍為1.15V至1.25V，他們還對廣泛溫度范圍和各種半導體工藝角落測試了StratixIV。

　　信號完整性在串行鏈路中很重要。Altera信號完整性特性板的制造采用了工程師們能找到的最精密PCB材料和SMA連接器。為什么要這么做？因為他們必須盡可能減小走線和連接器可能增加的電壓損耗和抖動，這樣結果才能代表器件的固有特性。注意圖1中SMA至FPGA的距離變化。工程師們用最短走線的SMA連接器，在無電力線噪聲環境下測試收發器，盡可能減少了信號的退化問題。

　　在一個寧靜無擾的環境下作測試，Altera工程師能了解到一個器件的最好性能水平，但提供的不是真實性能數據。客戶使用器件核心、邏輯和I/O部分的方式影響著收發器的性能，尤其是在高數據速率下。因此，Altera工程師們必須確定器件在各種工作配置下的性能。

　　開始時，公司的特性描述工程師并沒有簡單地去使用每個門和I/O腳。那是一種不切實際的方法，因為沒有客戶會用到一片FPGA中的每只晶體管。Chow指出：“我們每個客戶使用FPGA的方法都不相同。所以，我們會從客戶獲得樣品設計，了解他們使用我們器件的方式。”一旦明白了客戶使用器件的方式，Altera工程師們就對客戶應用作仿真，但不是立刻動手。

　　Altera工程師們會逐步從寧靜環境測試轉向實際環境測試。他們可能只從一只收發器著手，然后逐漸打開鄰近的收發器，同時查看非加電FPGA核心邏輯電路與I/O腳的串擾與抖動。

　　收發器運行以后，工程師們就開始檢查FPGA的I/O腳，同時查看其對PDN和信號完整性的影響。然后，他們接通核心與邏輯部分的電源，并檢查收發器的信號。工程師每接通器件一部分的電源，就檢查一次功率完整性，查看噪聲和電壓驟降情況，它們對PLL和信號抖動都有很深刻的影響。

　　Chow工作的核心就是研究抖動，以及確定其特性。他說：“十年前，我們不知道今天所理解的抖動。我們不知道TJ（總抖動）、RJ（隨機抖動）、DJ（確定性抖動）、PJ（周期抖動）或ISI（符號間干擾）。隨著FibreChannel和XAUI的實用，我們開始了解抖動。MikePengLi第一個懂得，當你規定BER時，只有TJ起作用。”

　　為了測量抖動，Chow和其它Altera的工程師采用了一系列儀器，如來自Agilent技術公司、LeCroy公司和Tektronix公司的實時示波器與采樣示波器。在實驗室中，工程師還使用Agilent公司的頻譜分析儀和Agilent公司與SynthesysResearch公司的BERT（誤碼率測試儀）。

　　Chow用如此多儀器的原因是，每臺儀器都是以不同方式監看抖動。他引用盲人摸象的典故，比喻測量抖動面臨的挑戰。“假如你是一位盲人，試圖從觸摸大象的某個部位來識別自己摸的東西。如果你摸到象鼻，你可能認為是條蛇。如果摸到一條腿，你可能認為那是一棵樹。如果摸到耳朵，可能認為它是一把扇子。每種類型的儀器都讓你看到抖動的一部分。”

 　　他指出，示波器是在時域測量抖動，頻譜分析儀是在頻域，而BERT使用數字域。Chow用頻譜分析儀查看PJ，因為這個抖動分量包含有頻率，這種儀器可以很容易顯示它。他還喜歡用頻譜分析儀測量RJ，因為它能測量相位噪聲，并將結果轉換為RJ。頻譜分析儀還有低的噪聲背景，最低為-160dBm，Chow喜歡用它在一個特定帶寬下測量RJ。

　　“RJ正在越變越小”，他說，并指出針對SFP和SFP+收發模塊的標準都規定了約800fs的噪聲。“對StratixIV器件，客戶一般可以預期RJ值在600fs和700fs之間。在實驗室中，我們能夠測量低至400fs的RJ。很少有儀器能測量低于1ps的RJ。實時示波器才可以到這么低。”圖3顯示了一臺采樣示波器上的RJ和PJ，其中RJ=566fs。

圖3.在10.3Gbps時，StratixIV的一個串行I/O端口實現了566fs的RJ（隨機抖動）。感謝Altera公司供圖。

　　Chow用一臺實時或采樣示波器測量DJ、RJ、PJ和ISI。他用一臺10–12BER的BERT測量TJ。如果所有抖動測量都正確完成，各抖動分量應近似等于TJ。

　　Chow承認，有些時候抖動分量與TJ并不相符。Chow說：“這些矛盾性有時候來源于儀器，這就是為什么我們必須知道每臺儀器如何得到抖動結果，包括硬件限制、軟件實現、算法和抖動理論。我們這么做是因為每臺儀器都是看到大象的不同部位。當抖動分量不相符時，Chow和他的團隊會復核他們的測量過程，可能要用不同的示波器或時鐘恢復系統再作嘗試。”

　　Chow可能要更換示波器，再作測量，因為當數據速率增加到8Gbps、10Gbps和11.3Gbps時，每種速率得到的結果都不相同。他表示，10年前也遇到過相同的問題，但時至今日，示波器制造商已經改進了自己的儀器，在數據速率高達5Gbps時，抖動值的差別可以在10%內（參考文獻2）。在更高數據速率下，Chow看到不同制造商之間的差別在增加。

　　Chow提出了差別的原因：較小的UI，它產生較小的抖動裕度，以及更快的上升與下降時間。Chow說：“儀器制造商不斷告誡我們在測量中需要更多帶寬。有些廠家建議說我們需要50GHz的采樣示波器模塊，根據經驗法則，我們需要五倍于數據速率的帶寬。”但Chow懷疑是否真正能在自己的示波器上看到一個10GHz信號。因為PCB走線和連接器都會減緩一個信號的躍變時間。他指出：“并且設備還非常昂貴。我們的工作是發現要推動的測量標準，以及真正需要哪種設備。”

　　盡管Altera擁有了最新的測試設備，但客戶一般卻不會有。客戶會嘗試驗證StratixIV的規格，但他們可能缺乏必要的設備。因此，Chow和他的工程師們必須培訓現場應用工程師，告訴他們如何正確地完成測量。他曾收到現場報告，說客戶用于測量StratixIV抖動性能的示波器沒有足夠低的背景噪聲。客戶會聲稱他們得不到與Altera一致的抖動測量結果；現場工程師必須解釋說這個問題出在測試設備或測試設置，而不是器件上。

　　Altera的工程師們確實了解了如何測試StratixIVFPGA及確定其特性。現在，其客戶就可以利用該器件的串行I/O能力，用標準化和專有的協議設計與測試通信產品。

　　參考文獻

1．Wilson,Ron,“BringinggiantFPGAstoanewnode,”EDNInnovators2009,March2009.p.5.
2．Chow,Daniel,andRansomStephens,“MethodologyforJitterMeasurementCorrelationandConsistency,”ProceedingsfromDesignCon2005.