摘 要： 分析了I2C串行總線的數據傳輸機制，用VHDL設計了串行總線控制電路，其中包括微處理器接口電路和I2C總線接口電路。采用ModelSim Plus 6.0 SE軟件進行了前仿真和調試,并在Xilinx ISE 7.1i開發環境下進行了綜合、后仿真和CPLD器件下載測試。 結果表明實現了I2C串行總線協議的要求。
關鍵詞： I2C串行總線控制器 接口電路 VHDL CPLD
串行總線和并行總線相比具有結構簡單、占用引腳少、成本低的優點。常見的串行總線有USB、IEEE1394、I2C等，其中I2C總線具有使用簡單的特點，在單片機、串行E2PROM、LCD等器件中具有廣泛的應用。
I2C(Inter IC BUS)是Philips公司開發的用于芯片之間連接的總線。 I2C總線用兩根信號線進行數據傳輸，一根為串行數據線(SDA)，另一根為串行時鐘線(SCL)。I2C總線允許若干兼容器件(如存儲器、A/D轉換器、D/A轉換器、LCD驅動器等)共享總線。I2C總線理論上可以允許的最大設備數，是以總線上所有器件的總電容(其中包括連線本身的電容和連接端的引出電容)不超過400pF為限，總線上所有器件依靠SDA線發送的地址信號尋址，不需要片選線。任何時刻總線只能由一個主器件控制，各從器件在總線空閑時啟動數據傳輸。I2C總線數據傳輸的標準模式速率為100kbps，快速模式速率為400kbps，高速模式速率為3.4Mbps。
用VHDL和CPLD設計數字系統具有傳統方法無可比擬的優越性，它已經成為大規模集成電路設計最為有效的一種手段。為簡單起見，本文采用VHDL設計標準模式的I2C總線控制電路。
1 I2C總線上的數據傳輸
I2C總線包含時鐘線SCL和數據線SDA兩條連線，SCL由主機產生。I2C總線的數據傳輸流程如圖1所示。其傳輸過程為：首先主機產生起始位，然后傳送第一個字節。8位數據中首先傳送的是數據的最高位MSB，最低位LSB為讀寫指示位，1表示主機讀，0表示主機寫，高7位地址可使主機尋址128個從器件。
從機收到第一字節數據后發響應位，主機收到響應位后接著發送第二個字節的數據。數據發送完畢后產生結束位，數據傳送結束。數據傳送時，只有時鐘SCL為低電平時SDA才允許切換，SCL為高電平時SDA必須穩定，此時SDA的電平就是總線轉送的數值。
在SCL為高電平時，SDA線由高到低切換表示起始位，SDA線由低到高切換表示停止位。起始位和停止位由主機產生，在起始位產生后總線處于忙狀態，停止位出現并經過一定時間后總線進入空閑狀態。發送器每發送一個字節后，接收器必須產生一個響應位。響應位的驅動時鐘由主機產生則接收器將SDA線拉低產生響應位。如果主機是接收器，則接收最后一個字節時，響應位為1，通知從機結束發送，否則響應位為0。當從機不能響應從機地址(例如它正在執行一些實時函數，不能接收或發送)時，或響應了從機地址但在傳輸一段時間后不能接收更多的數據字節，此時從機可以通過響應位為1通知主機終止當前的傳輸，于是主機產生一個停止位終止傳輸，或者產生重復開始位開始新的傳輸。
SDA線上傳送的數據必須為8位，每次傳送可以發送的字節數量不受限制。如果從機要完成一些其他功能(例如執行一個內部中斷服務程序)才能接收或發送下一個數據字節，則從機可以使SCL維持低電位，迫使主機進入等待狀態。從機準備好接收或發送下一個數據字節時，釋放SCL，數據傳輸繼續。
SDA和SCL都是雙向線路，使用時通過上拉電阻連接到電源。總線空閑時這兩條線路都是高電平，連接到總線的器件的輸出級必須是漏極開路或集電極開路，這樣總線才能執行“線與”的功能。
主機發完第一個字節后，數據傳輸方向的變化可能存在三種情況。(1)傳輸方向不變，如主機向從機寫；(2)傳輸方向改變，如主機從從機讀數據；(3)傳輸方向改變多次，如主機對從機進行多次讀寫。
2 時鐘同步與仲裁
I2C總線在任何時刻只能有一個主機，當I2C總線同時有兩個或更多的器件想成為主機時，就需要進行仲裁；時鐘同步的目的就是為仲裁提供一個確定的時鐘。時鐘SCL的同步和仲裁通過“線與”來執行，SCL的低電平時間取決于低電平時間最長的主機，高電平時間取決于高電平時間最短的主機。
仲裁過程在數據線SDA線上進行，當SCL為高電平時，如果SDA線上有主機發送低電平，則發送高電平的主機將關閉輸出級。因為總線的狀態和自身內部不一樣，于是發送低電平的主機贏得仲裁。仲裁可以持續多個位，在實際通信過程中，仲裁的第一階段比較地址位，如果多個主機尋址同一個從機，則繼續比較數據位(主機是發送機)或響應位(主機是接收機)。由于I2C總線上的地址和數據由贏得總線的主機決定，因此仲裁過程中不會丟失信息。如果一個主機具有從機功能，則當它失去仲裁時，必須立即切換到從機狀態，因為它可能正在被其他主機尋址。
3 I2C總線控制器設計
I2C總線控制器的主要作用是提供微控制器(μC)和I2C總線之間的接口，為兩者之間的通信提供物理層協議的轉換。在串行應用系統中，外圍器件(如串行E2PROM、LCD、實時鐘等)連接在I2C總線上，再通過I2C總線控制器和μC連起來。其典型的應用，如現在許多彩電的控制系統都基于I2C總線。為了使設計清晰明了，本文將控制器的設計分成兩部分。一部分為微控制器(μC)接口，另一部分為I2C接口，如圖2所示。
μC接口部分主要包含狀態寄存器(MBSR)、控制寄存器(MBCR)、地址寄存器(MADR)、數據寄存器(MBDR)和地址譯碼/總線接口模塊。狀態寄存器指示I2C總線控制器的當前狀態，如傳輸是否完成、總線是否忙等信息。控制寄存器是μC控制I2C總線控制器的主要途徑，通過置0/1完成I2C總線控制器使能、中斷使能、主/從(Master/Slave)模式選擇、產生起始位等操作。地址寄存器保存著I2C總線控制器作為從機時的地址。數據寄存器用于保存接收的數據或是待發送的數據。
I2C接口的核心是主狀態機，它控制著整個I2C接口的運作。和I2C總線直接相連的模塊有起始/停止位產生模塊、I2C Header寄存器、I2C數據寄存器和仲裁及起始/停止位檢測模塊。當控制器是Master時，起始/停止位產生模塊用于在I2C總線上產生起始位和停止位；I2C數據寄存器用于保存總線上傳送的數據；仲裁及起始/停止位檢測模塊的作用是執行仲裁，并檢測I2C總線上的起始/停止位，以便為主狀態機提供輸入。其他模塊包括：I2C狀態寄存器，用于記錄I2C總線的狀態；地址比較模塊，用于比較總線上傳送的地址和本機的從機地址是否一致，如果一致，說明其他主機正在尋址本控制器，控制器必須立即切換到從機狀態，同時發出響應位。
3.1 μC接口設計
μC接口用于連接I2C接口電路和μC，主要實現兩者之間的信號交互握手機制。設計時可以用VHDL提供的狀態機來描述信號交互機制中的工作狀態切換，如圖3(a)所示。
μC接口電路中使用的四組寄存器的地址是24位的，高16位為I2C總線控制器的基址(MBASE)，占用μC的地址空間，低8位用于區別不同的寄存器。寄存器本身是8位的，圖3(b1)為控制寄存器，圖3(b2)為狀態寄存器。圖中示出了每一位的含義。
3.2 I2C接口設計
I2C接口用于連接μC接口電路和I2C總線，由兩個狀態機構成：一個是I2C接口主狀態機，用于執行發送和接收操作；另一個為“SCL/SDA/ STOP 產生”狀態機，當I2C總線控制器為主機時，這個狀態機產生SCL/START/STOP信號。
I2C接口用于I2C總線的驅動和接收，當I2C總線控制器為主機時，I2C接口必須按I2C總線規范驅動總線;當總線控制器為從機時，I2C必須能正確接收滿足I2C總線規范的信號。I2C設計規范對總線的時序作了詳細的定義，在不同模式下這些參數的具體數值都有明確的規定。“SCL/START/STOP 產生”狀態機的狀態轉換如圖4所示, I2C接口主狀態機的轉移圖如圖5所示。
4 仿真與硬件實現
本文中仿真工具采用Mentor公司的ModelSim Plus 6.0 SE，其顯著的優越性能是提供了一個混合語言仿真環境，已在產業界廣泛應用。為了測試驗證系統的功能，本文采用了Atemel公司提供的采用I2C總線協議的AT24C02 E2PROM芯片(256B 8bit)的VerilogHDL仿真模型(AT24C02.v)作為從器件對象，用VerilogHDL語言構建了testbench(測試向量)，對所設計I2C總線控制器進行仿真。
圖6和圖7為μC通過I2C總線控制器對E2PROM進行數據寫/讀的仿真波形(將數據FFH～0HH寫進地址0～255單元，然后將它們再按順序讀的模式讀出)。往E2PROM寫入時需要給出所寫起始單元的地址(圖6中為00H); 從E2PROM順序讀時不用給出起始單元地址而從當前地址處開始讀(本文中寫完256B數據后，地址指針又回到0處)。相關狀態及數據已在圖中作了標示。由此可見，所設計的總線控制器完全符合標準I2C串行協議的時序要求。
本文設計的系統實現平臺采用Xilinx公司的XC95216-10-PQ160 CPLD芯片，總邏輯門個數為4 800。經綜合、適配、布局布線后占用器件資源的情況為：宏單元120/216(56%)、寄存器111/216(52%)、功能塊331/432(77%)、乘積項分配器544/1080(51%)。可見，系統占用約一半的資源，相當精簡。整個系統下載到CPLD后在2MHz時鐘頻率下運行正常。
參考文獻
1 王 誠，薛小剛，鐘信朝. FPGA/CPLD設計工具Xilinx ISE使用詳解.北京：人民郵電出版社，2005：439～478
2 劉 韜，樓興華. FPGA數字電子系統設計與開發實例導航.北京：人民郵電出版社，2005:84～126
3 夏宇聞. 復雜數字電路與系統的Verilog HDL設計技術. 北京：北京航空航天大學出版社，1998:110～136