CMOS" title="CMOS">CMOS傳感器" title="圖像傳感器">圖像傳感器產生于20世紀80年代，由于當時CMOS工藝的制造技術不高，以至于傳感器在應用中的雜訊較大，商品化的進程一直很慢。至今，隨著工藝的不斷提高，CMOS圖像傳感器的應用范圍也不斷擴大，涉及到數碼產品、通訊、工業，醫療等各領域。與CCD相比，CMOS圖像傳感器具有體積小，功耗低，成本低等特點。Cypress公司的CMOS圖像傳感器IBIS5" title="IBIS5">IBIS5-B-1300是一款高性能、大動態范圍的圖像傳感器。圖像傳感器的正常工作需要有正確的驅動時序信號，本文就圖像傳感器IBIS5-B-1300，給出采用VHDL語言設計的驅動時序和仿真結果。

　　1 IBIS5-B-1300圖像傳感器

　　1．1 芯片簡介

　　Cypress公司的IBIS5-B-1300將模擬圖像獲取、數字化和數字信號處理的功能集成在單一芯片中，是一款高性能的CMOS圖像傳感器。這款130萬像素(1 280×1 024)的圖像傳感器可以采用SXGA或VGA格式輸出，幀頻可達27．5 f／s(1 280×1 024)或106 f／s(640×480)。

　　其主要特點如下：

　　(1)6．7μm的高填充因子像素單元。它可使器件的靈敏度較高，噪聲較小。

　　(2)高的動態范圍(單斜率積分下為64 dB)。當采用雙斜率積分或多斜率積分時，動態范圍可進一步提高。

　　(3)片載可調整增益和偏置的輸出放大器。它能使信號的抖動限制在片載10 b ADC的輸入范圍之內。

　　(4)片載40 MHz的10 b ADC。它可直接對輸出模擬信號進行模／數轉換，該ADC在電氣上與圖像傳感器分離，如果需要，可選擇不經模／數轉換而直接輸出模擬信號。

　　(5)隨機開窗模式和亞采樣模式。隨機開窗模式可以只對感興趣的區域進行讀出；亞采樣模式可以很好地滿足圖像壓縮的需要。

　　(6)片載時序與控制邏輯序列發生器、內部寄存器。它可使得設計者用較少的信號來控制傳感器的工作。

　　1．2 工作原理

　　IBIS5-B-1300內部有12個寄存器，提供傳感器工作所需的參數及工作方式。對寄存器寫入的數據決定了傳感器的工作狀態。寄存器的數據寫入接口有3種：并行接口、串行三線接口、串行兩線接口。可通過芯片的IF_MODE和SER_MODE管腳接不同的值來選擇不同的數據接口模式(如表1所示)。

　　并行接口使用16 b并行輸入來載入新的寄存器值。串行3線接口(或串轉并接口)使用串行接口將數據移入寄存器緩沖器，當完整的數據字移入寄存器緩沖器時，數據字才被載入當前正在編碼的寄存器。串行2線是一個單向的接口，本文暫不做分析。

　　IBIS5-B-1300具有兩種快門方式：卷簾快門和同步快門，用寄存器(0000)的bitO進行設定，“1”為卷簾快門，“0”為同步快門。時序如圖1，圖2所示。

　　在卷簾快門模式下，幀頻Frame period=(Nr．Lines×(RBT+Pixel Period*Nr．Pixels))。

　　在同步快門模式下，幀頻Frame period="Tint"+Tread out="Tint"+(Nr．Lines×(RBT+Pixel Period×Nr．Pixels))。其中，Tint為積分(曝光)時間；Nr．Lines為每幀讀出的行數；Nr．Pixels為每行讀出的像素數；RBT為行空白時間(典型值為3．5 ms)；Pixel Period為1／40 MHz="25" ns。

　　卷簾快門中有兩個y方向的移位寄存器，一個指向正在被讀出的行，另一個指向正在被復位的行，兩個指針由同一時鐘y_clock(行時鐘)驅動，它們之間的差值代表了光積分時間。在卷簾快門模式下，像素的讀出和復位同時進行，每行像素的復位和讀出是順序進行的(見圖3)。像素的積分時間可以通過寄存器INT_TIME來修改。在這種模式下，像素在不同的時刻感光，因而在采集動態圖像時會產生模糊。

　　在同步快門模式下，所有像素的光積分在同一時刻進行的。所有像素同時被復位，在經過光積分后，像素的值被存儲在每個像素的存儲節點上，然后逐行依次讀出。像素的光積分和讀出是串行的，在像素讀出時，積分被禁止，因而可以避免卷簾快門所產生的動態圖像模糊的問題。此外，同步快門支持多斜率積分，可獲得比卷簾快門更高的動態范圍。

　　綜上分析，在使用這款成像器芯片時，對快門方式要根據應用的場合進行選擇，在對快速運動的物體進行捕獲或要求有高的動態范圍時應選擇同步快門；而在對圖像的幀速率要求較高或要對圖像進行連續采集時應選擇卷簾快門。

　　2 基于FPGA" title="FPGA">FPGA的CMOS控制時序的設計

　　2．1 現場可編程門陣列FPGA

　　隨著集成電路的發展，大規模可編程邏輯器件廣泛用于電路設計領域，它具有功耗低，可靠性高的特點，同時大大減小了電路板的尺寸。FPGA的內部結構決定了FPGA在時序設計方面的優越性。該設計選用Xilinx公司的Spartan3系列FPGA芯片XC3$50作為硬件設計平臺。Spar-tan3基于VirtexⅡFPGA架構，采用90 nm技術，8層金屬工藝，內嵌硬核乘法器和數字時鐘管理模塊。從結構上看，它將邏輯、存儲器、數字運算、數字處理器、I／O以及系統管理資源完美地結合在一起，使之具有更高層次、更廣泛的應用。

　　2．2 控制時序的設計

　　該設計采用VHDL硬件描述語言，根據自頂向下的設計方法，將時序控制部分分為三個模塊：復位模塊、寄存器配置模塊和快門模塊。由于寄存器有兩種配置方式，快門模式也有兩種，因而后兩部分都可以再細分為兩個小模塊。三個大的模塊有嚴格的先后關系，必須在前一模塊已完成后，才可開始后一模塊。圖4顯示模塊的劃分及其關系。

　　復位模塊是用來產生圖像傳感器所需的SYS_RE_SET信號，使傳感器正常復位，內部寄存器清零，為寄存器的配置做好準備。

　　寄存器配置模塊是用來配置圖像傳感器內部的12個寄存器，提供傳感器工作所需的參數和方式。其中，參數有積分時間、積分方式(單斜率或多斜率)、X序列發生器的時鐘間隔、SS序列發生器的時鐘間隔、亞采樣方式、開窗位置及大小等。

　　快門模塊用于產生傳感器工作所需的一些控制信號，針對快門方式的不同給出所需的時序控制信號。在同步快門的設計中，該設計采用單斜率積分，在此設計基礎上多斜率積分容易實現。

　　該設計采用VHDL對各模塊時序進行編程。其中，快門模塊使用狀態機來實現各狀態之間的轉換(圖5顯示了卷簾模塊的狀態轉移圖，圖6顯示了同步快門的狀態轉移圖)。全局時鐘和ADC時鐘采用DCM即數字時鐘管理單元來實現。

　　3 實驗結果

　　3．1 仿真結果

　　時序控制電路設計完畢后，需要對各部分進行功能仿真、邏輯綜合以及綜合后仿真，最后對整個系統進行綜合、布局布線，完成時序仿真。對各模塊編程并仿真通過后，將各模塊加載到主函數top中，采用并行的寄存器配置方式，對卷簾和同步兩種快門方式進行仿真，在Modelsim中的仿真結果如圖7，圖8所示。

　　3．2 成像結果

　　將此驅動時序應用于相機系統，在全幀輸出模式(1 280×1 024)下，對鑒別率靶和靜物進行拍攝，實驗結果如圖9，圖10所示。由所拍攝結果可以看出，圖像清晰穩定，無明顯變形，CMOS圖像傳感器滿足了成像的需求。

　　4 結語

　　圖像傳感器驅動時序的正確與否對其能否正常工作起著決定性的作用。本文在分析CMOS圖像傳感器IBIS5-B-1300工作時序的基礎上，設計了兩種寄存器配置方案和兩種快門方式，并用FPGA內嵌的數字時鐘管理單元(DCM)完成了系統時鐘和ACD時鐘的設計。實驗結果表明，所設計的驅動時序可以滿足該圖像傳感器的驅動要求。