中文引用格式： 秦立君，余永濤，羅軍，等. 基于ATE的千級數量管腳FPGA多芯片同測技術[J]. 電子技術應用，2024，50(7)：51-54.
英文引用格式： Qin Lijun，Yu Yongtao，Luo Jun，et al. Research on multi-chip simultaneous testing method for field programmable gate arrays[J]. Application of Electronic Technique，2024，50(7)：51-54.
引言
現場可編程門陣列（Field Programmable Gate Array，FPGA）具有邏輯密度高、可重復配置、在線編程等優點[1]。伴隨半導體制造工藝技術的不斷進步，FPGA向著高速、大容量、高密度、多功能的方向快速發展，內部資源規模達到千萬門級甚至億門級，芯片管腳數量從幾百提升到1 000 pin以上。
芯片測試是保證FPGA產品質量的重要途徑，隨著FPGA芯片集成規模不斷增大，芯片管腳數量越來越多[2]。同時隨著國產FPGA芯片市場規模和應用需求的增加，單一型號量產規模已達到幾萬到幾十萬片，芯片量產測試需求量激增，對FPGA的高效快速測試提出了需求[3-4]。
基于自動化測試系統(Auto Test Equipment，ATE)的多芯片同測技術是實現高效快速測試的有效手段，目前，王曄等提出一種片上系統（System on Chip，SoC）的并行測試方法，對SoC芯片并行測試技術進行了研究[5]；劉媛媛、陳真等對基于ATE的微控制單元（Microcontroller Unit，MCU）芯片并行測試技術開展了研究分析[6-8]；唐彩彬等設計了8site電源芯片的測試電路外圍，實現了對晶圓進行8Die并行測試[9]。但以上研究的技術不適用于FPGA的測試，主要由于目前大規模先進FPGA芯片管腳數達到1 000 pin以上，芯片的測試需求量大，而現有集成電路ATE測試機臺通道數一般不超過2 000。ATE測試系統由于測試通道資源的限制，對于千級數量管腳的FPGA芯片，現有ATE測試機臺只能進行單芯片測試。因此，對于大規模千級數量管腳FPGA芯片，存在芯片測試時間長、測試成本高和測試效率低的問題，嚴重影響量產芯片的規模測試[10]。
本文針對千級數量管腳超大規模的FPGA芯片，提出了一種FPGA單芯片全 pin 測試和4 芯片有效pin 同測的方法，基于FPGA的可編程特性，形成了基于ATE的千級數量管腳FPGA多芯片同測技術。
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作者信息：
秦立君，余永濤，羅軍，李軍求，龐水全
（工業和信息化部電子第五研究所，廣東 廣州510610）
