從復雜的算法交易和交易前風險評估到實時市場數(shù)據(jù)傳輸，當今領(lǐng)先的交易公司、做市商、對沖基金、經(jīng)紀商和交易所都在不斷追求最低時延的交易執(zhí)行，以獲得競爭優(yōu)勢。

AMD 與全球領(lǐng)先的高級交易和執(zhí)行系統(tǒng)提供商 Exegy 合作，取得了創(chuàng)世界紀錄的 STAC-T0 基準測試結(jié)果，實現(xiàn)了最低 13.9 納秒 ( ns ) 的交易執(zhí)行操作時延。相比此前的記錄，這一結(jié)果可令 tick-to-trade 時延至多降低 49%，是迄今為止發(fā)布的最快 STAC-T0 基準測試結(jié)果①。此前的最高速度記錄為 24.2 納秒，同樣來自采用 AMD 加速卡的參考設(shè)計①。

STAC 基準測試是業(yè)界用于測試高速時間序列報價數(shù)據(jù)分析解決方案的標準。STAC-T0 基準測試評估 tick-to-trade 網(wǎng)絡(luò) I/O 時延，即接收和執(zhí)行交易訂單所需的時間。 

這項新的 AMD 和 Exegy STAC-T0 高精度時間戳基準記錄采用 AMD Alveo UL3524 加速卡實現(xiàn)，AMD Alveo UL3524 加速卡是一款專為快速交易執(zhí)行而設(shè)計的金融科技卡，由 AMD Virtex UltraScale+ FPGA 提供支持，在配備 AMD EPYC 7313 處理器的戴爾 PowerEdge R7525 服務器中的 Exegy nxFramework 和 Exegy nxTCP-UDP-10g-ULL IP 核上運行，并配備 Arista 7130 平臺和 Arista MetaWatch 7130 設(shè)備。

AMD Alveo UL3524 加速卡具備突破性的收發(fā)器架構(gòu)、78 萬個 LUT 的 FPGA 架構(gòu)以及 1,680 個 DSP 計算片。該產(chǎn)品旨在加速硬件中的自定義交易算法，交易者可以根據(jù)自定義算法和 AI 交易策略定制其設(shè)計。 

AMD 自適應和嵌入式計算事業(yè)部數(shù)據(jù)中心產(chǎn)品營銷總監(jiān) Girish Malipeddi 表示：“在超低時延交易中，1 納秒即可決定交易的盈虧。這項基準測試展示了經(jīng)過獨立量化和驗證的真實結(jié)果，展現(xiàn)了 AMD 如何從整體上推動高速交易和金融技術(shù)突破邊界與可能性?！?nbsp;

Exegy 提供了由必要的 FPGA IP 和相關(guān)軟件組成的應用，以實現(xiàn) Alveo UL3524 卡上的 STAC-T0 基準測試要求。

Exegy FPGA 解決方案總監(jiān) Olivier Cousin 表示：“通過完成此次最新 STAC-T0 基準測試，Exegy 和 AMD 很高興能夠創(chuàng)下 tick-to-trade 時延記錄。今年的 STAC-T0 采用 Exegy 的 FPGA 開發(fā)框架和新的超低時延 TCP-UDP IP 協(xié)議棧，取得了迄今為止最出色的公開結(jié)果。”

注釋①：基于 AMD 和 Exegy 委托 Strategic Technology Analysis Center, LLC (STAC?) 進行的第三方測試，2024 年 4 月?！癊xegy nxFramework 和 Exegy IP Core nxTCP-UDP-10g-ULL 在搭載 AMD EPYC? 7313 處理器的戴爾 PowerEdge R7525 服務器中的 AMD Alveo? UL3524 FPGA 加速卡上運行?！睖y試系統(tǒng)配置：AMD Alveo UL3524 加速卡（由 AMD Virtex? Ultrascale+? FPGA 驅(qū)動），運行 Exegy nxFramework 和 Exegy nxTCP-UDP-10g-ULL IP 核，安裝在搭載 AMD EPYC 7313 處理器的戴爾 PowerEdge R7525 服務器上，搭配 Arista 7130 平臺和 MetaWatch 7130 網(wǎng)關(guān)設(shè)備，運行 STAC-T0 基準測試。配置可能有所不同，進而產(chǎn)生不同的結(jié)果。