最近市場傳言，芯片設計公司AMD將成為三星代工廠的第一個3nm客戶。中國臺灣DigiTimes的消息人士認為，由于臺積電與蘋果的密切關(guān)系使得AMD考慮選擇三星進行3nm訂單，并且同AMD一樣，高通也對三星的3nm制程感興趣。
3nm工藝對抗賽逐漸形成
蘋果與臺積電和合作已經(jīng)長達十年，截止目前蘋果仍然是臺積電最大的客戶，占臺積電2020年480．8億美元總營收的四分之一。據(jù)臺積電的一份客戶訂單數(shù)據(jù)顯示，2020年蘋果獲得了臺積電產(chǎn)能的24．2％，2021年這一數(shù)字已達到25．4％。
在蘋果最新發(fā)布的芯片線路圖中，蘋果預期在2023年發(fā)布基于3nm的第三代M系列芯片，并且依舊選擇了臺積電代工3nm制程。
臺積電與蘋果早已形成穩(wěn)定的合作關(guān)系，而在考慮產(chǎn)能問題的AMD、高通極有可能與三星合作。
此前，由于臺積電在7nm及5nm工藝上占據(jù)優(yōu)勢，臺積電的客戶數(shù)量及訂單都遠高于三星，蘋果、高通、AMD都是其客戶。憑借著優(yōu)良的5nm工藝，臺積電可以說是橫掃天下。
但因為在7nm、5nm上競爭不足，三星選擇另辟蹊徑，將重點押注在3nm節(jié)點上。不僅在3nm上選擇了GAA晶體管技術(shù)，合作伙伴上也取得了突破。在前兩天的的三星先進代工系統(tǒng)論壇會上，三星官方宣布已有12家合作伙伴深入合作。當傳出高通與AMD有意合作的消息后，更像是在三星3nm的布局上添上的一把火。
如今3nm工藝對抗賽逐漸形成，3nm之戰(zhàn)一觸即發(fā)。
3nm的決戰(zhàn)
在半導體制程的進程中，3nm工藝是繼5nm 技術(shù)之后的下一個工藝節(jié)點。晶圓制造三巨頭中臺積電、三星、都宣布了其3nm的研發(fā)和量產(chǎn)計劃，而英特爾則更改了節(jié)點的度量方式，采用PPA的方式進行制程節(jié)點劃分。需要注意的是，研究報告曾指出，英特爾的Intel 3（此前稱5nm制程）的晶體管密度達到了三星2nm的1．76倍。量產(chǎn)時間節(jié)點與晶體管密度指標的比拼，使得3nm制程的對抗賽越發(fā)有看頭。
3nm制程節(jié)點正在上演“三英戰(zhàn)呂布”的戲碼，明年上半年將要量產(chǎn)的三星3nm、明年下半年將要量產(chǎn)的臺積電3nm、2023年下半年才會亮相的Intel 3，誰才能優(yōu)先取得優(yōu)勢？
臺積電
從時間節(jié)點來看，臺積電的3nm制程布局時間要早于三星。在2016年，臺積電就計劃建設一個5nm至3nm節(jié)點的晶圓制造廠；在2017年，臺積電宣布在中國臺灣臺南科學園開始建設3納米半導體制造廠。
去年8月，臺積電發(fā)布了其N3 3nm工藝的細節(jié)。此節(jié)點可提供比N5更完整的擴展能力，性能提升10－15％，功耗降低25－30％，密度提高70％。臺積電計劃在2021年進行風險生產(chǎn)。
而工藝的選擇上，臺積電的3nm芯片選擇了增強的Fin FET（鰭式場效應晶體管）技術(shù)，SRAM密度增加20％，模擬密度增加10％。
今年4月，針對三星的2030藍圖計劃，臺積電也明確放話，今年資本支出維持原定的150億～160億美元，并全力沖刺延用鰭式場效電晶體（Fin FET）技術(shù)的5nm、3nm制程，預計2022年下半年量產(chǎn)。
三星
自2017年，三星正式宣布調(diào)整公司業(yè)務部門，將晶圓代工業(yè)務部門從系統(tǒng)LSI業(yè)務部門獨立出來，成立三星電子晶圓代工廠，負責為全球客戶制造邏輯芯片時，三星在晶圓代工上的賽道上算是正式參賽。
想在3nm上扳回一局的三星，不但在時間上拔得頭籌，提前臺積電半年量產(chǎn)；還采用了全新的GAAFET技術(shù)（全環(huán)繞柵極晶體管工藝）。
因為GAA技術(shù)重新設計晶體管底層結(jié)構(gòu)，克服了當前技術(shù)的物理、性能極限，增強柵極控制，使得性能大大提升。
在該技術(shù)方向下，主要有納米線、板片狀結(jié)構(gòu)多路橋接鰭片、六角形截面納米線和納米環(huán)技術(shù)四大主流方向，三星采用的是MBCFET（Multi－Bridge Channel FET），即板片狀結(jié)構(gòu)多路橋接鰭片。
在IEEE國際固態(tài)電路會議上，三星工程師展示了其MBCFET結(jié)構(gòu)的靈活性。如何以極低的電壓實現(xiàn)片上存儲單元的寫入操作，其電壓可以降低數(shù)百毫伏，從而有可能大大降低未來芯片的功耗。
與5nm工藝相比，采用MBCFET晶體管結(jié)構(gòu)，其面積減少了35％，性能提高了30％且功耗降低了50％。三星電子總裁兼代工業(yè)務負責人Siyoung Choi稱，隨著工藝成熟度的提高，三星電子3nm工藝良率正在接近目前量產(chǎn)的4nm工藝水平。
在三星的最新計劃中，將在韓國擴建紫外光（EUV）光刻技術(shù)生產(chǎn)線，該技術(shù)使用波長13．5nm的極紫外光，能夠制造出更精細、更清晰的電路，從而讓芯片搭載更多元件，大幅度提升運算能力與效率。
英特爾
在3nm制程的布局上，英特爾同樣布局。英特爾為其制程節(jié)點引入了全新的命名體系，市面上來說，Intel 3相當于其他廠商的3nm制程。
關(guān)于Intel 3的消息，目前不算太多。根據(jù)英特爾的制程路線圖來看，Intel 3會在Intel 4之后亮相。不久前，英特爾剛公開了Intel 4的進程，表示將會第一次引入EUV光刻機，明年下半年投產(chǎn)，2023年產(chǎn)品上市。其官方網(wǎng)站還公開了48秒的視頻，表明該加工工藝生產(chǎn)的晶圓檢測過程，并且得出了最終的結(jié)論。根據(jù)全部檢測，內(nèi)部的SRAM、邏輯單元、模擬單元都符合要求，處理芯片很“健康”。
在“英特爾加速創(chuàng)新”線上發(fā)布會上，英特爾計劃Intel 3 將在2023年下半年亮相，預計是Intel 4即7nm工藝的升級技術(shù)，同樣使用Fin FET晶體管，每瓦性能將提升約18％。但沒有具體的發(fā)布時間或產(chǎn)品名稱，推測將于2024年上市。
對于GAA技術(shù)的布局，英特爾則會在20A（Intel 20A 中的 A 代表單位“埃格斯特朗”?ngstr?m，簡稱埃，符號?，是一種小于納米的測量單位。1A ＝ 0．1nm）工藝上使用，并且將兼?zhèn)銻ibbonFET和PowerVia兩大突破性技術(shù)。
其實，就摩爾定律關(guān)注的晶體管密度指標來看，在同一制程工藝節(jié)點上，英特爾的優(yōu)勢巨大。在Digitimes發(fā)布的一份研究報告，分析了臺積電、三星、Intel在相同命名的半導體制程工藝節(jié)點上的晶體管密度問題。報告中，在3nm的節(jié)點上，臺積電的晶體管密度大約是2．9億個／mm2，三星只有1．7億個／mm2，英特爾將達到5．2億個／mm2。英特爾的晶體管密度比臺積電高出了超過79％，達到了三星2倍以上。
3nm工藝進程受阻
不久前，The Information報導，臺積電3納米制程陷入瓶頸，可能會導致iPhone處理器連續(xù)三年（包括明年）都卡在同一制程，為蘋果史上首見。對此，臺積電則重申，3納米制程按計劃進行，不評論客戶或市場傳聞。
但這不是外界第一次傳聞臺積電3nm制程延期。在今年9月初，臺積電曾正式確認，3nm工藝的量產(chǎn)會延遲3到4個月。
值得注意的是，雖然在今年上半年三星宣布其3nmGAA工藝已經(jīng)成功流片，但是在三星代工論壇活動上，三星表示轉(zhuǎn)移到全新的GAA技術(shù)難度很高。相對于曾經(jīng)計劃在2021年下半年量產(chǎn)芯片，三星將3nm制程延期到2022年。最近，也有路透社消息稱三星電子的3nmGAA工藝目前仍面臨著漏電等關(guān)鍵技術(shù)問題。
雖然對于外界的傳聞，三星與臺積電都不置可否。但從紛紛流言中可以看出，3nm工藝的落地并不是一件簡單的事。
3nm工藝究竟難在什么地方？
實際上，每次遵從摩爾定律的提升，都需要一個關(guān)鍵技術(shù)。
這十年間，比較著名的關(guān)鍵技術(shù)就是HKMG和Fin FET了，HKMG是Intel在45nm節(jié)點引入的，可以用于改善傳統(tǒng)二氧化硅絕緣層的漏電，隨后Intel在22nm引入了Fin FET來加強柵極的控制能力。但隨著芯片制程越來越小，到了3nm的節(jié)點，不同廠商對于使用何種工藝有不同的判斷。
隨著工藝的進展，在5nm之后，F(xiàn)in FET會遇到很多問題。其不斷拉高的深度和寬度之比（為了避免短溝道效應，鰭片的寬度應該小于柵極長度的0．7倍），將使得鰭片難以在本身材料內(nèi)部應力的作用下維持直立形態(tài)，尤其是在能量更高的EUV制程導入之后，這樣的狀況會更為嚴重，甚至光子在如此小的尺度下將呈現(xiàn)量子效應從而帶來大量的曝光噪音，嚴重影響了產(chǎn)品的質(zhì)量和性能。另外，柵極距過小將帶來不可控的情況。
但這并不代表著5nm后，不會出現(xiàn)采用Fin FET工藝的3nm芯片。
在綜合性能、成本等因素后，臺積電選擇在3nm上采用Fin FET工藝。在技術(shù)大會上，臺積電還表示，已經(jīng)對Fin FET技術(shù)進行了重大更新，通過其工藝節(jié)點技術(shù)的另一次迭代實現(xiàn)性能和漏電擴展，有自信能在3nm節(jié)點以Fin FET來獲得水準之上的良率。
就目前而言，F(xiàn)in FET工藝還有大約3倍密度的生命力空間，也就是在密度300MTr附近Fin FET依舊是可用的，臺積電最后的Fin FET工藝N3在保持Fin FET的情況下做到了250MTr／mm2的密度，到達Fin FET的極限。在2nm工藝節(jié)點，臺積電將轉(zhuǎn)為GAA工藝。
三星則認為Fin FET在5nm和4nm工藝節(jié)點上都依舊有效，而在3nm時代三星開始使用新的GAA技術(shù)。希望在這個節(jié)點上超越臺積電。在密度上，基于GAA大約可以實現(xiàn)密度的再次范圍，到達600MTr的密度（累計6倍）。并且三星使用的MBCFET技術(shù)，與目前采用納米線來構(gòu)造晶體管技術(shù)不同。三星MBCFET使用納米片構(gòu)造晶體管，以增加與閘極的接觸面積，進而讓裝置整合更簡單，同時增加電流。
寫在最后
無論選擇那種工藝，3nm制程必然都是困難的。3nm的對抗賽還在繼續(xù)，不到市場正式出現(xiàn)3nm制程芯片，一切都只是暗潮洶涌。
如果三星靠3nm扳回一局，那么全球的芯片將再次迎來新變局，臺積電的選擇是否能守住代工一哥的擂臺，英特爾能借著Intel 3重回巔峰嗎？
3nm的決戰(zhàn)已經(jīng)正式開始。
