因為受到傳統(tǒng)材料和技術(shù)的限制，半導(dǎo)體產(chǎn)業(yè)在最近面臨翻天覆地的變化。IMEC CMOS 技術(shù)高級副總裁 Sri Samavedam早前也在一場媒體采訪中，談及了他們對芯片未來發(fā)展的看法。

　　他首先指出，作為摩爾定律基礎(chǔ)的密度縮放將繼續(xù)下去。他舉例說到，如果你看看芯片中晶體管的數(shù)量多年來是如何演變的，它非常接近摩爾定律。所以說密度縮放按預(yù)期進(jìn)行。

　　但他同時也指出，我們無法從過去使用的通用計算 CPU 中獲得性能提升。節(jié)點到節(jié)點的邏輯器件性能提升已經(jīng)放緩。因此，您將不得不提出新的材料和設(shè)備架構(gòu)，以在系統(tǒng)級別進(jìn)一步提升性能。

　　在 IMEC 方面，他們還專注于 STCO，即系統(tǒng)技術(shù)協(xié)同優(yōu)化。在這方面，IMEC認(rèn)為有兩種方法，分別是自下而上和自上而下的方法。

　　據(jù)介紹，在自下而上中，您關(guān)注的技術(shù)不僅僅是擴(kuò)展以在系統(tǒng)級別為您提供性能。例如，您可能需要一種全新的散熱技術(shù)，讓您突破電源壁壘，為您提供系統(tǒng)級性能。再例如，還有不同的內(nèi)存架構(gòu)和新穎的內(nèi)存可以提高機(jī)器學(xué)習(xí)系統(tǒng)的性能。然后，您可能會將 SoC（片上系統(tǒng)）劃分為邏輯和內(nèi)存，并使用 3D 將它們連接起來。這些是自下而上的 STCO 實例。

　　此外，IMEC還開始研究自上而下的系統(tǒng)建模，以確定在系統(tǒng)級別受益最大的技術(shù)規(guī)范。因為您沒有看到純粹縮放的性能，所以我們必須查看新設(shè)備和 STCO 才能獲得系統(tǒng)級優(yōu)勢。

　　Sri Samavedam接著說，IMEC還觀察到另一個趨勢，那就是多年來一直是通用計算主力的 CPU 正在放緩。他指出，IMEC發(fā)現(xiàn)出現(xiàn)了更多特定于領(lǐng)域的架構(gòu)。GPU 就是一個很好的例子。您可以將 GPU 性能視為每單位面積的運算次數(shù)或每單位瓦特的運算次數(shù)的函數(shù)。例如，看看 Nvidia 和 AMD 的 GPU。他們繼續(xù)做得很好。它們利用了可擴(kuò)展性，并且可以為可以并行化的工作負(fù)載（例如圖形處理或機(jī)器學(xué)習(xí)）封裝更緊湊、更高效的內(nèi)核。它們沒有表現(xiàn)出我們在 CPU 中看到的相同的性能下降。因此，我們希望看到更多特定領(lǐng)域的計算機(jī)架構(gòu)向前發(fā)展。

　　對于大家廣泛關(guān)注的3nm后FinFET的發(fā)展，Sri Samavedam表示，從 14nm 開始，F(xiàn)inFET已經(jīng)成為五代的主力器件。我們已經(jīng)在 14nm、10nm、7nm 和 5nm 處看到它作為代工產(chǎn)品。英特爾確實在 22nm 引入了 finFET。在他看來，3nm 也將成為 finFET 最后節(jié)點，至少對臺積電而言是這樣。如果您想要邏輯縮放，則必須縮放標(biāo)準(zhǔn)單元庫。當(dāng)您將標(biāo)準(zhǔn)單元庫從 7.5 軌（track）擴(kuò)展到 6 軌或 5 軌時，可用于構(gòu)建 finFET 的有源器件寬度正在減少。因此，您可以從 7.5 軌的三個鰭片（fin）到 6 軌的兩個鰭片，再到 5 軌的單個鰭片裝置。單鰭裝置的變化更大。這是 finFET 將停止縮放的原因之一。

　　“GAA將成為繼任者”，Sri Samavedam接著說。

　　他指出，如果你用一堆納米片代替單個鰭片，你可以在每個占位面積上獲得更多的設(shè)備寬度，并且每個占位面積可以獲得更多的驅(qū)動電流。這就是您看到從 FinFET 向納米片過渡的原因。使用納米片，您可以構(gòu)建高性能的 5 軌庫。納米片也是一種GAA設(shè)備。如果您用柵極包圍溝道，您將獲得更好的柵極控制，與 FinFET 相比，您可以將柵極長度調(diào)整得更多一些。FinFET 是三柵極器件。他們在通道的三個側(cè)面都有一個門，而不是所有四個側(cè)面。通過縮小鰭片間距，F(xiàn)inFET 一直在縮小，從 14nm 縮小到 3nm。通過縮放鰭片間距，您可以在每個封裝中獲得更多鰭片，您還可以縮放鰭片高度以獲得更多的設(shè)備寬度。超過 3 納米，您將達(dá)到鰭片高度的極限。隨著鰭片變高，您可以增加驅(qū)動電流，但也存在電容損失。如果驅(qū)動電流的增加不能抵消電容損失，那么繼續(xù)縮放鰭片高度就沒有意義了，當(dāng)您使 FinFET 結(jié)構(gòu)變得更高并且鰭之間的空間由于鰭間距縮放而縮小時，將柵極電介質(zhì)和金屬層包裹在鰭周圍變得更具挑戰(zhàn)性，因為您可以在寬松的尺寸下做到這一點。因此，F(xiàn)inFET 縮放變得越來越具有挑戰(zhàn)性，納米片為您提供了一種在相同尺寸下獲得更大驅(qū)動電流的方法。

　　但他同時也說到，新技術(shù)面臨多項挑戰(zhàn)。

　　據(jù)介紹，形成這些納米片的方式是首先使用外延沉積多層硅和硅鍺。然后，您蝕刻出硅鍺層以獲得硅納米片。外延層的生長很容易理解，但釋放這些納米片是一個挑戰(zhàn)。您必須確保硅鍺蝕刻對硅具有選擇性。它不能使留下的硅溝道變得粗糙。你想確保它們不會粘在一起。當(dāng)您蝕刻掉硅鍺時，特別是如果您使用濕蝕刻，您需要確保片材之間沒有靜摩擦力。

　　另一個挑戰(zhàn)是性能挑戰(zhàn)。在 FinFET 中，大部分電流傳導(dǎo)發(fā)生在 （110） 表面。鰭的側(cè)壁是（110）。這是 PMOS 移動性的好平面。納米片是平的。它們遵循與基板相同的方向，因此是 （100） 方向。PMOS 在 （100） 方向上的驅(qū)動電流性能受到影響。為了重新獲得 PMOS 的性能，您必須對納米片中的這些溝道施加壓力。將應(yīng)力引入納米片是一個挑戰(zhàn)。

　　形成多 Vt 器件是另一個挑戰(zhàn)。設(shè)置閾值電壓的方法是改變柵極功函數(shù)。所以你在納米片之間加入不同的金屬層以獲得不同的閾值電壓。納米片之間的間距很緊。您需要蝕刻掉一層并沉積第二層以獲得用于不同閾值電壓的第二種功函數(shù)材料。這是相當(dāng)有挑戰(zhàn)性的。

　　他表示，幾年來，人們一直在研究GAA的結(jié)構(gòu)。這些工具在支持納米片的單元過程方面取得了長足的進(jìn)步。計量學(xué)存在一些挑戰(zhàn)。在納米片器件的形成過程中，您有一個稱為內(nèi)部隔離層的模塊，您可以在其中嘗試將柵極與源極/漏極分開。您必須選擇性地蝕刻硅鍺層，然后用電介質(zhì)填充它并形成間隔物。從計量學(xué)的角度來看，這是一個具有挑戰(zhàn)性的模塊。控制橫向硅鍺凹槽并形成內(nèi)部間隔物，然后確保一切正常，具有挑戰(zhàn)性。人們使用散射測量法或光學(xué) CD 來測量這些結(jié)構(gòu)。有時，您可能需要結(jié)合計量技術(shù)來很好地處理過程控制。但總的來說，工具可用。硅鍺相對于硅的選擇性蝕刻是一個重要的模塊。該工具一開始不可用。現(xiàn)在已經(jīng)很清楚如何做到這一點了。