在今年的舉辦的Computex上,AMD發(fā)布了基于3D Chiplet技術(shù)的3D V-Cache。該技術(shù)采用了臺(tái)積電的3D Fabric先進(jìn)封裝技術(shù),成功地將含有64MB L3 Cache的Chiplet以3D堆疊的形式與處理器封裝在了一起。
不止是AMD和臺(tái)積電,英特爾也在多個(gè)產(chǎn)品中采用了Chiplet技術(shù)。在架構(gòu)日中,英特爾發(fā)布的下一代至強(qiáng)可擴(kuò)展處理器Sapphire Rapids 就采用了2．5D的嵌入式橋接解決方案。
在后摩爾時(shí)代,隨著芯片節(jié)點(diǎn)逐漸逼近物理極限,每一代半導(dǎo)體工業(yè)節(jié)點(diǎn)提升對(duì)于芯片性能帶來(lái)的收益越來(lái)越小,Chiplet逐漸成為了巨頭們追逐的焦點(diǎn)。
延續(xù)摩爾定律的關(guān)鍵
小芯片(Chiplet)技術(shù)被視為延緩半導(dǎo)體摩爾定律的解方,它的概念其實(shí)很簡(jiǎn)單就是硅片級(jí)別重用。將一個(gè)芯片組成的處理器劃分為多個(gè)芯片,分別是:數(shù)據(jù)存儲(chǔ)、計(jì)算、信號(hào)處理、數(shù)據(jù)流管理等功能,然后再將它們連接在一起形成一個(gè)<小芯片>的芯片網(wǎng)絡(luò)。
如今不同類型的計(jì)算和工作負(fù)載呈現(xiàn)爆炸式增長(zhǎng),也出現(xiàn)了許多不同的架構(gòu)來(lái)支持不同類型的計(jì)算模型。所以異構(gòu)集成成為延續(xù)摩爾定律性能趨勢(shì)的一種方式。
Chiplet像是搭積木的方式,它是一類滿足特定功能的die,我們稱它為模塊芯片。Chiplet模式是通過die-to-die內(nèi)部互聯(lián)技術(shù)將多個(gè)模塊芯片與底層基礎(chǔ)芯片封裝在一起,構(gòu)成多功能的異構(gòu)System in Packages(SiPs)芯片的模式。
Chiplet解決芯片技術(shù)發(fā)展瓶頸問題
為什么要發(fā)展Chiplet技術(shù),這就需要從半導(dǎo)體工藝制程提升的難度和SoC研發(fā)所面臨的問題出發(fā)。
SoC是以超深亞微米工藝技術(shù)和知識(shí)產(chǎn)權(quán)核IP復(fù)用技術(shù)為支撐,將系統(tǒng)所需的處理器、存儲(chǔ)器、模擬電路模塊、數(shù)?；旌闲盘?hào)模塊以及片上可編程邏輯等高度集成到一顆芯片中,依次縮小體積,增加功能,提高性能和可靠性,還能大幅縮短產(chǎn)品上市時(shí)間、降低開發(fā)成本。
但隨著半導(dǎo)體工藝的進(jìn)步,在同等面積大小的區(qū)域里,要放進(jìn)更多的硅電路,這就會(huì)出現(xiàn)一些難以解決的問題,比如:漏電流增加、散熱問題增加、時(shí)鐘頻率增長(zhǎng)減慢等。
國(guó)際商業(yè)戰(zhàn)略公司首席執(zhí)行官Handel Jones表示:“設(shè)計(jì)28nm芯片的平均成本為4000萬(wàn)美元。相比之下,設(shè)計(jì)7nm芯片的成本為2．17億美元,設(shè)計(jì)5nm設(shè)備的成本為 4．16億美元,3nm設(shè)計(jì)更是將耗資高達(dá)5．9億美元。”如此昂貴的成本,并不能被大多數(shù)企業(yè)接受。
另一個(gè)是關(guān)于芯片制造的良品率,從上圖中可以看出,芯片的良品率與芯片的面積有關(guān),隨著芯片面積增大,良品率會(huì)下降。掩模尺寸700mm2的設(shè)計(jì)通常會(huì)產(chǎn)生大約30%的合格芯片,而150mm2芯片的良品率約為80%。
將大芯片分成更小的芯片可以提高產(chǎn)量降低成本。
“每個(gè)小芯片都是使用與單片情況相同的標(biāo)準(zhǔn)光刻程序制造的,以生產(chǎn)更多數(shù)量的較小小芯片。然后單個(gè)小芯片進(jìn)行 KGD 測(cè)試。現(xiàn)在,對(duì)于與單片情況相同的故障分布,每個(gè)潛在缺陷導(dǎo)致僅丟棄大約四分之一的硅量。小芯片可以單獨(dú)測(cè)試,然后重新組裝并封裝到完整的最終 SoC 中。總體結(jié)果是,每個(gè)晶圓都可以產(chǎn)生數(shù)量明顯更多的功能性 SoC。”上圖示意了一個(gè)假設(shè)的單片32核處理器。
The Linley Group 的優(yōu)秀白皮書“Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small”中直接提出,Chiplet技術(shù)可以將大型7nm設(shè)計(jì)的成本降低高達(dá)25%;在5nm及以下的情況下,節(jié)省的成本更大。
AMD的小芯片之路
AMD率先提出Chiplet模式,在2019年全面采用小芯片技術(shù)獲得了技術(shù)優(yōu)勢(shì)。AMD構(gòu)建了自己的Chiplet生態(tài)體系,生產(chǎn)了Ryzen和Epyc x86處理器,并且自使用7nm制程生產(chǎn)Zen2 CPU內(nèi)核后,CPU的性能比以前的制程提高了15%。
在Hot Chips上AMD展示了其最新的Zen3微結(jié)構(gòu),增加了 CCX(核心復(fù)合體)內(nèi)的核心數(shù)量,單芯片集成15個(gè)Die。在 Zen 2 中,一個(gè)八核小芯片有兩個(gè)四核 CCX,每個(gè)都連接到主 IO 芯片,但在 Zen 3 中,單個(gè) CCX 增長(zhǎng)到八核,并且每個(gè)小芯片仍保持八核。
AMD 計(jì)劃在 2022 年底之前推出其 EPYC 4 Genoa 處理器和 Zen 4 架構(gòu),這其中增加了很多技術(shù)支持,同時(shí)將工藝節(jié)點(diǎn)縮小到 5 納米。
AMD首席執(zhí)行官 Lisa Su 在演講時(shí)表達(dá)了未來(lái)的規(guī)劃,“我們與臺(tái)積電就他們的 3D 結(jié)構(gòu)密切合作,將小芯片封裝與芯片堆疊相結(jié)合,為未來(lái)的高性能計(jì)算產(chǎn)品創(chuàng)建 3D 小芯片架構(gòu)。”
英特爾對(duì)于Chiplet的布局
2018 年,英特爾將 EMIB(嵌入式多硅片)技術(shù)升級(jí)為邏輯晶圓 3D 堆疊技術(shù)。2019 年,英特爾推出 Co-EMIB 技術(shù),能夠?qū)蓚€(gè)或多個(gè) Foveros 芯片互連。
2020 年 6 月,英特爾正式發(fā)布 Lakefield 芯片,這是首款基于 Foveros 3D 立體封裝技術(shù)的芯片,采用1個(gè)大核+4個(gè)小核的混合CPU設(shè)計(jì)。
今年英特爾架構(gòu)日上發(fā)布的下一代Sapphire Rapids-SP Xeon CPU 是英特爾的里程碑,采用Multi-Tile Chiplet 設(shè)計(jì),并且支持 DDR5、高帶寬內(nèi)存、PCIe Gen． 5．0 和計(jì)算快速鏈路 (CXL) 。
英特爾有自己獨(dú)特的小芯片連接方式,英特爾首席工程師兼流程與產(chǎn)品集成總監(jiān)Ramune Nagisetty有介紹,英特爾連接小芯片的方式是嵌入式多芯片互聯(lián)橋?？梢詫⑵湟暈閷蓚€(gè)小芯片鏈接在一起的高密度橋接器,一般來(lái)說(shuō)經(jīng)常會(huì)使用硅中介層(硅中介層是具有密集互連和內(nèi)置硅通孔的硅基板,實(shí)現(xiàn)了芯片之間的高帶寬連接)作為高級(jí)封裝基板。英特爾的EMIB本質(zhì)上是一塊非常小的硅中介層,具有非常高密度的互連和微凸塊,其密度遠(yuǎn)高于標(biāo)準(zhǔn)封裝基板上的密度。
對(duì)于未來(lái)的發(fā)展,英特爾鼓勵(lì)用戶自主選擇和設(shè)計(jì)小芯片,以搭建為自己應(yīng)用優(yōu)化的系統(tǒng)。這是英特爾正在努力構(gòu)建小芯片生態(tài)的重要標(biāo)志。而小芯片生態(tài)一旦形成,將會(huì)成為堪比SoC的重要芯片設(shè)計(jì)范式。
國(guó)內(nèi)的Chiplet未來(lái)
芯片先進(jìn)制程逐漸突破物理極限,如何把芯片封的更小成為了焦點(diǎn),因此屬于先進(jìn)封裝技術(shù)的Chiplet受到極大的關(guān)注。先進(jìn)封裝技術(shù)在發(fā)展的過程中,出現(xiàn)三個(gè)發(fā)展的方向,分別是2．5D/3D封裝技術(shù)、Fan-out封裝技術(shù)和Chiplet封裝技術(shù)。
廈門大學(xué)微電子與集成電路系主任于大全教授認(rèn)為,Chiplet技術(shù)的概念最初是從2．5D/3D IC封裝演變而來(lái),以2．5D硅通孔中介層集成CPU/GPU和存儲(chǔ)器可以被歸類為Chiplet范疇。
國(guó)內(nèi)廠商也在積極布局Chiplet技術(shù)。
目前長(zhǎng)電科技布局的多維扇出集成技術(shù)XDFOI(X-Dimensional Fan-out Integration,XDFOI)XDFOI是一種以2．5D TSV-less為基本技術(shù)平臺(tái)的封裝技術(shù),在線寬/線距可達(dá)到2μm/2μm的同時(shí),還可以實(shí)現(xiàn)多層布線層,以及2D/2．5D和3D多種異構(gòu)封裝,能夠提供Chiplet及異構(gòu)封裝的系統(tǒng)封裝解決方案。
在10月19日的股東大會(huì)上,通富超威的副總經(jīng)理蔣澍表示,通富超威與AMD在先進(jìn)封裝電合作上將更加緊密,目前在Chiplet等領(lǐng)域已展開深度合作。上半年通富超威蘇州完成AMD 6個(gè)新產(chǎn)品的導(dǎo)入,支持5nm產(chǎn)品導(dǎo)入工作;通富超威檳城進(jìn)行了設(shè)備升級(jí),以實(shí)現(xiàn)5nm產(chǎn)品的工藝能力和認(rèn)證。并且根據(jù)半年報(bào),其2．5/3D封裝項(xiàng)目已完成立項(xiàng)并導(dǎo)入多家客戶,并完成6項(xiàng)超大尺寸FCBGA樣品生產(chǎn)。
在去年的全球硬科技創(chuàng)新大會(huì)上,業(yè)內(nèi)公司與專家啟動(dòng)了中國(guó)Chiplet產(chǎn)業(yè)聯(lián)盟,旨在聯(lián)合AI產(chǎn)業(yè)相關(guān)的學(xué)術(shù)界、產(chǎn)業(yè)界等各方重要力量,共同制定全球Chiplet互聯(lián)標(biāo)準(zhǔn)、共建 chiplet 開放平臺(tái),實(shí)現(xiàn)縮短芯片設(shè)計(jì)周期,降低芯片設(shè)計(jì)成本。
Chiplet賽道已經(jīng)越發(fā)擁擠,發(fā)令槍聲響后,誰(shuí)能率先抵達(dá)終點(diǎn),我們拭目以待。
