由于5G和IoT互聯(lián)設(shè)備及相關(guān)高帶寬要求預(yù)計將大幅度攀升，所以數(shù)據(jù)中心運營商需要遷移到帶寬更高的網(wǎng)絡(luò)，其中的帶寬要超過當(dāng)前通常使用的100GB以太網(wǎng)（100GE）。遷移到下一代400GE網(wǎng)絡(luò)要求更快速的內(nèi)存和更高速的串行總線通信。除了把以太網(wǎng)接口升級到400GE，服務(wù)器還需要采用速度更高的串行擴展總線接口和內(nèi)存。

　　PCIe （PCI Express）擴展總線現(xiàn)在正遷移到最新標(biāo)準(zhǔn)化的PCIe 5.0，也稱為PCIe Gen 5。與此同時，DDR（雙倍數(shù)據(jù)速率）內(nèi)存也正從DDR 4.0遷移到DDR≈5.0。PCIe Gen 5規(guī)范是PCI-SIG開發(fā)的PCIe 4.0標(biāo)準(zhǔn)的快速晉升增強版本。PCI-SIG是一家標(biāo)準(zhǔn)機構(gòu)，規(guī)定了所有PCIe規(guī)范。隨著PCIe 5.0插件機電（CEM）規(guī)范的最終確定，PCIe 5.0標(biāo)準(zhǔn)最近完成并于2021年6月發(fā)布，這是2019年發(fā)布的現(xiàn)有PCIe 5.0基本（硅）規(guī)范的姊妹篇。

　　PCIe標(biāo)準(zhǔn)演進，傳輸速度翻番

　　最初的并行PCI總線于1992年問世，旨在擴展個人電腦的功能，允許添加顯卡和網(wǎng)卡及許多其他外設(shè)。PCIe是一種高速串行總線，旨在代替PCI及其他現(xiàn)有的傳統(tǒng)接口，如PCI-X （PCI eXtended）和AGP（加速圖形端口）。PCIe不僅吞吐量高，而且體積小，鏈路寬度可以在×1路、×2路、×4路、×8路、×16路間擴充。PCIe基于根復(fù)數(shù)（系統(tǒng)/主機）與端點（插件）之間的點到點總線拓?fù)洌С只诎娜p工通信。

　　PCIe雙工鏈路通信

　　PCIe 1.0標(biāo)準(zhǔn)在2003年問世，提供了2.5G傳送/秒（2.5GT/s）的速率。PCIe目前提供2.5GT/s~32GT/s的速率。PCIe 5.0把PCIe 4.0傳送速率翻了一番，從16GT/s提高到32GT/s，但沒有提供任何新增功能，因為當(dāng)時的目標(biāo)是在最短的時間內(nèi)提供額外的速度。

　　目前發(fā)布的所有PCIe標(biāo)準(zhǔn)都采用非歸零（NRZ）信令。但是，PCI-SIG目前正在開發(fā)PCIe Gen 6規(guī)范，將再次把傳送速率翻一番，達(dá)到64GT/s，將從NRZ信令遷移出去。而Gen 6第六代規(guī)范將采用PAM-4信令，以及低時延FEC（前向糾錯）技術(shù)來改善數(shù)據(jù)完整性。

　　所有PCIe標(biāo)準(zhǔn)都必須向下兼容，也就是說，PCIe 5.0 （32GT/s最大數(shù)據(jù)速率）還必須支持2.5GT/s、5GT/s、8GT/s、16GT/s及32GT/s。

　　PCIe規(guī)范時間線

　　PCIe通路和鏈路速度

　　PCIe一致性測試，面臨特定挑戰(zhàn)

　　PCI-SIG是非專有PCI技術(shù)標(biāo)準(zhǔn)和相關(guān)規(guī)范的開發(fā)者，PCIe現(xiàn)在已經(jīng)成為服務(wù)器事實上的標(biāo)準(zhǔn)。PCI-SIG規(guī)定了PCI規(guī)范，以支持要求的I/O功能，同時向下兼容以前的規(guī)范。為了能夠在整個行業(yè)內(nèi)采用PCI技術(shù)，PCI-SIG同時支持互操作能力和一致性測試，包括實現(xiàn)一致性必須執(zhí)行及通過的測試。

　　PCI-SIG允許會員針對其他會員產(chǎn)品和測試套件進行互操作能力測試，參加測試的產(chǎn)品要么通過測試，要么未通過測試。為了通過正式的一致性測試，產(chǎn)品必須通過至少80%的互操作能力測試，并通過所有標(biāo)準(zhǔn)性的一致性測試。

　　PCIe 5.0面臨特定的挑戰(zhàn)。PCIe 4.0的最大數(shù)據(jù)速率是16GT/s，是PCIe上一代的速度加強規(guī)范，經(jīng)驗證實現(xiàn)起來要比以前的標(biāo)準(zhǔn)更難。在PCIe 5.0中，計算機PCIe通道和主板都面臨著明顯的挑戰(zhàn)，因為要處理32GT/s數(shù)據(jù)速率。除了在較低數(shù)據(jù)速率遇到的挑戰(zhàn)外，PCIe 5.0設(shè)備預(yù)計還會遇到明顯的信號完整性挑戰(zhàn)。泰克擁有針對所有數(shù)據(jù)速率（Tx、Rx和PLL帶寬）的PCI-SIG批準(zhǔn)的測試套件。

　　泰克PCIe Gen 5 Tx一致性測試解決方案

　　泰克是PCI-SIG的主要貢獻者，為PCIe 4.0和5.0物理層測試規(guī)范做出了重大貢獻，為確定PCIe 6.0 Tx/Rx測量方法做了大量探尋道路式的試驗。泰克還在PCIe標(biāo)準(zhǔn)開發(fā)和實現(xiàn)過程中在一致性和互操作能力測試方面發(fā)揮了關(guān)鍵作用。

　　PCIe5.0發(fā)射機測試，適當(dāng)?shù)臏y試設(shè)備和自動化軟件至關(guān)重要

　　在開發(fā)PCIe Gen 5發(fā)射機器件時，不管是在基本（芯片）級還是在CEM（系統(tǒng)和插件）級，都將要求芯片級驗證（通常由PHYIP公司執(zhí)行）和預(yù)一致性測試，然后才能把器件提交給PCI-SIG進行正式的一致性測試。因此，獲得適當(dāng)?shù)臏y試設(shè)備及相關(guān)自動化軟件至關(guān)重要。

　　PCIe一致性測試包括：

　　電氣測試-評估平臺、插件發(fā)射機（Tx）和接收機（Rx）特點

　　配置測試-評估PCIe器件中的配置空間

　　鏈路協(xié)議測試-評估器件的鏈路級協(xié)議特點

　　交易協(xié)議測試-評估器件的交易級協(xié)議特點

　　平臺BIOS測試-評估BIOS識別和配置PCIe器件的能力

　　在電氣測試方面，它分成兩套測量，一套是基本級，一套是CEM級。這些測試又分為標(biāo)準(zhǔn)性測試和參考性測試：

　　PCIe基本和CEM一致性測量

　　眼圖

　　這兩類測量都要求高帶寬實時示波器，要能夠捕獲數(shù)據(jù)波形。然后采用后處理技術(shù)，進行基本規(guī)范和CEM規(guī)范中要求的相應(yīng)的電壓和定時測量。不相關(guān)抖動考查在去除包和通道碼間干擾（ISI）后系統(tǒng)固有的抖動。除了抖動外，示波器還要進行眼高和眼寬測量。基本規(guī)范中規(guī)定了大量的“一致性測試碼型”。推薦使用包含多次發(fā)生的整個一致性測試碼型的波形記錄，來構(gòu)建代表性眼圖。

　　在器件的基本Tx測試中，規(guī)范規(guī)定直接在發(fā)射機的引腳上進行測量。如果不能直接接入，那么測試點應(yīng)盡可能靠近器件引腳。如果用戶很好地了解S參數(shù)，那么通過物理復(fù)現(xiàn)通道或仿真，可以反嵌任何接續(xù)通道損耗。從4.0規(guī)范開始，描述了另一種反嵌技術(shù)，在波形后處理過程中，對不相關(guān)抖動測量應(yīng)用CTLE（連續(xù)時間線性均衡），可以有效消除直到引腳的ISI。

　　Tx均衡器預(yù)置

　　提交PCI-SIG認(rèn)證的任何PCIe 5.0產(chǎn)品，都必須使用規(guī)定的Tx均衡器設(shè)置預(yù)置成功地通過一致性測試，支持速度從2.5GT/s直到32GT/s。這些預(yù)置用來均衡碼流內(nèi)部的頻率相關(guān)衰減差引起的碼間干擾，改善了信號完整性。每個預(yù)置都是下沖（光標(biāo)前）和去加重（光標(biāo)后）的特定組合。

　　目前有各種特定實現(xiàn)方案，讓DUT發(fā)射機掃描通過各種數(shù)據(jù)速率和TxEQ預(yù)置。但是，基本規(guī)范規(guī)定了一種常用的方法，其中向接收機的通路0傳送一個100MHz時鐘突發(fā)。這可以采用任意函數(shù)發(fā)生器（AFG）自動實現(xiàn)。

　　對最大速率為32GT/s的PCIe鏈路，基本時鐘（Refclks）存在著新的驗證挑戰(zhàn)。基本規(guī)范已經(jīng)與數(shù)據(jù)速率成比例擴大抖動極限，但Gen 5不成比例地把極限下降到150fs。這種高頻抖動測量要求正確應(yīng)用公共時鐘傳送功能，并考慮最壞情況傳送延遲。這一最新版規(guī)范還把測量從基本級規(guī)范（芯片級）推高到是CEM規(guī)范要求（外表級），必需滿足一致性測試。

　　CEM插件PCIe 5.0一致性測試及自動預(yù)置切換

　　泰克PCIe解決方案，讓一致性測試更有信心

　　示波器帶寬和采樣率要求。對基本Tx測試，每條PCIe 5.0通路以16GHz速率運行（因為兩個比特可以在一個周期中發(fā)送），三階諧波達(dá)到48GHz。由于在三階諧波以上沒有太有效的信號信息，所以PCIe 5.0基本Tx測試只需50GHz帶寬的實時示波器。對CEM Tx測試，要在最壞情況通道的末端附近進行測量，減少了高頻內(nèi)容，要求33GHz的帶寬。為確保充足的波形后處理（SigTest），要求每個單位間隔最少4個點，CEM允許最多2xsinx/x插補，所以最低采樣率要達(dá)到128GS/s。

　　自動一致性測試。在一致性測試中，手動執(zhí)行分析既耗時又容易出錯。為節(jié)省時間，最好使用自動化軟件，其不僅可以減少工作量，還可以加快一致性測試速度。對電氣驗證，PCI-SIG提供了SigTest離線分析軟件，使用示波器采集的數(shù)據(jù)執(zhí)行分析。自動化軟件還控制被測器件（DUT），使用任意函數(shù)發(fā)生器作為碼型源，讓DUT自動通過一致性測試所需的各種速度、去加重和預(yù)置。

　　一輪完整的一致性測試要求在不同的DUT設(shè)置下每條通路采集多個波形。這個波形集合將按需要分析的通路數(shù)（最多16條）提高。軟件要能夠管理和存儲分析及未來參考要求的數(shù)據(jù)，這對任何一致性測試解決方案來說都是一個重要指標(biāo)。自動化軟件還可以調(diào)節(jié)示波器水平和垂直設(shè)置及采集度。除了配置和分析外，還可以使用自動化軟件管理采集的多個波形。

　　自動化軟件可以選擇數(shù)據(jù)速率、電壓擺幅、預(yù)置和要執(zhí)行的測試。它還可以提供選項，嵌入包參數(shù)模型，反嵌電纜、測試夾具或到達(dá)規(guī)范規(guī)定的目標(biāo)測試點所需的其他元素。來自軟件的分析結(jié)果通常可以匯編成PDF或HTML格式的報告，可以包括通過/未通過測試摘要、眼圖、設(shè)置配置和用戶備注。

　　通過使用泰克DPO70000SX系列示波器和AFG31252任意函數(shù)發(fā)生器，PCIExpressGen1/2/3/4/5解決方案可以在基本級（芯片）和CEM級（系統(tǒng)和插件）自動進行發(fā)射機驗證和一致性測試。

　　TekExpressPCIe5.0Tx自動軟件功能：

　　使DUT自主步進通過不同的速度、碼型和Tx EQ預(yù)置

　　在進行測量前，在發(fā)射機上檢驗信號是否正確

　　執(zhí)行通道和包嵌入和反嵌

　　支持SigTest和SigTest Phoenix各版軟件和模板文件

　　使用Silicon Labs. “PCIe時鐘抖動工具”和泰克DPOJET軟件進行100MHz參考時鐘抖動和信號完整性測量

　　在歷史上，當(dāng)新一代PCIe器件進入一致性測試時，很大一部分器件在進行PHY和鏈路訓(xùn)練一致性測試時，會在第一次互操作能力講習(xí)會中通不過測試。在PCI-SIG講習(xí)會前，確保完善的示波器、AFG、BERT（用于Rx測試）和自動化軟件解決方案到位至關(guān)重要。泰克PCIe測試和調(diào)試Tx、Refclk和Rx解決方案可以在互操作能力測試前引導(dǎo)您完成一致性測試和調(diào)試，確保您的設(shè)計滿懷信心地滿足PCI-SIG PCIe標(biāo)準(zhǔn)要求。