0 引言

    如今，隨著集成電路產(chǎn)業(yè)的迅速發(fā)展，芯片集成度也越來越高，同時為其供電的電源管理芯片的設計也愈發(fā)復雜^[1]。目前主流上有許多電源管理方案，而對于應用在降壓場合，且輸入電壓與輸出電壓較為接近時，LDO穩(wěn)壓器則成為了首要選擇^[2-3]。本文基于0.18 μm BCD工藝，設計一種應用在便攜式電子產(chǎn)品中為其供電的高性能的LDO方案，該LDO的負載電容集成在芯片內(nèi)部，無需片外電容，可以在外部封裝中減少一個管腳^[2]；同時可以集成在SoC系統(tǒng)中，無需外接分立元件^[3-4]。

1 LDO設計原理

    本文研究的LDO設計原理如圖1所示，主要包括帶隙電壓基準電路、電壓比較電路、補償電路、功率管以及調(diào)整電阻^[1]。

    如圖1所示，帶隙基準電壓模塊產(chǎn)生一個與溫度無關的穩(wěn)定的電壓V_ref輸出給電壓比較器正端，而電壓比較器負端接在調(diào)整電阻網(wǎng)絡形成負反饋。其電壓比較器的輸出電壓接在開關管M1的柵極，其目的是通過用帶隙基準電壓V_ref和反饋電壓V_fb來控制M1管的開啟和關斷，進而控制整個電路的開啟和關斷^[4]。

    同時，當M1管開啟時，調(diào)整電阻網(wǎng)絡將輸入電壓V_IN進行分壓得到反饋電壓V_fb，并將其輸入到電壓比較器的負端。故電壓比較器的正端是帶隙基準電壓V_ref，負端是調(diào)整電阻網(wǎng)絡反饋電壓V_fb，當V_fb電壓值接近或遠大于V_ref時，電壓比較器的輸出為低電平。此時，M1管的柵極電壓為低電平，遠小于M1管的源端電位V_IN，M1導通。當輸入電壓V_IN為定值時，且M1管處于飽和區(qū)時，其流過調(diào)整電阻網(wǎng)絡的電流基本不變，而V_fb的電壓值也基本不變，則輸出電壓V_OUT的電壓也基本不變，從而實現(xiàn)將V_IN的高電平轉(zhuǎn)換成V_OUT的低電平為內(nèi)部模塊供電的目的。

    而V_IN的電壓值為變量時，對于M1管來說，當V_IN的值在一定范圍內(nèi)滿足M1管處于飽和區(qū)的電壓條件時，其結果與上述結果相同；若V_IN的電壓值迫使M1進入線性區(qū)，則隨著V_IN的升高，其電流則會增大，V_OUT會隨著電流的增大而增大。此時V_fb的值也會增大，通過負反饋網(wǎng)絡將M1柵極電壓降低，使M1進入飽和區(qū)，將V_OUT、V_fb的電壓值維持不變。

2 具體電路設計

2.1 帶隙基準

    帶隙基準主要是用兩個雙極型晶體管的V_BE(負溫度系數(shù))以及V_BE的差值ΔV_BE(正溫度系數(shù))的線性疊加產(chǎn)生零溫度系數(shù)的帶隙基準電壓^[3]。

2.1.1 負溫度系數(shù)(CTAT)

2.1.2 正溫度系數(shù)(PTAT)

    如果兩個雙極晶體管工作在不相等的電流密度下，那么它們的基級—發(fā)射級電壓的差值就與絕對溫度成正比。

    該溫度系數(shù)為正，與溫度和集電極電流無關，基于上述原理，設計出帶隙基準電路。

2.1.3 帶隙基準電壓電路

    如圖2所示，當開關信號Switch1為低電平時，電路啟動。通過調(diào)整信號Adjust1~4控制調(diào)整MOS管進而控制整條支路的總電阻，當上電位V_IN流過由兩個三極管和調(diào)整電阻形成的帶隙基準電壓網(wǎng)絡時產(chǎn)生壓降。本文在傳統(tǒng)帶隙基準結構的基礎上額外添加了比較電壓運放，從而整個模塊形成負反饋結構，性能更加優(yōu)化，穩(wěn)定性大大提升。在輸出端口添加了RC濾波網(wǎng)絡以達到輸出穩(wěn)定電壓的目的。

2.2 電壓比較器

    電壓比較器是LDO設計的核心部分，也是本文的最重要的創(chuàng)新點。在不使用電容的情況下，使用傳統(tǒng)的運算放大器，其穩(wěn)定性非常差，相位裕度會在40°以下，甚至為負，以致產(chǎn)生較大的尖峰，其輸出電壓V_OUT會在一定范圍內(nèi)規(guī)律震蕩^[5]。所以在傳統(tǒng)運算放大器的基礎上，設計了如圖3所示的電壓比較器。

    如圖3所示，電路主要分為三個部分：(1)電流偏置電路；(2)差分運放電路；(3)帶Miller電容的輸出電路。

    左側的I_ref部分外接與M16尺寸相同且其柵漏短接的PMOS管，形成電流鏡而且可以有效降低其二次效應帶來的影響。在外接MOS的漏端接入電流源提供偏置電流I_ref，I_ref通過M13-M14電流鏡將電流傳遞至M12，再通過M12-M5電流鏡將電流提供到差分運放電路模塊。

    中間的差分運放電路中正極為V_ref，負極為V_fb，M3-M6、M4-M7將差分信號傳遞至M19的柵極，下面進行定性分析：V_ref為定值，當V_fb遠大于V_ref接近于上電位V_IN時，M1打開、M2截止，I_ref電流全部流進M1-M3電路，右側電路關斷。輸出電壓V_op接近于上電位V_IN電壓，由圖1結構可知，開關管關斷，LDO不工作；而當V_fb逐漸減小至一定值時，M2管會打開，處于線性工作區(qū)，其漏端電壓會隨著V_fb的變化而變化，并將其電壓傳至M19柵端決定M19是否導通，通過M18、M19的狀態(tài)決定V_op的電壓；隨著V_fb繼續(xù)減小，M1、M2均會處于飽和區(qū)，此時電流平均分配給兩條支路，電流及電壓關系基本固定，將差分運放電路的輸出電壓傳至M19柵端。

    右側為整個電壓比較器的輸出部分。主要功能是提供穩(wěn)定的、期望的增益，并獲得低噪聲性能，不僅要穩(wěn)定而且還要有良好的性能。而這些要求均取決于放大器的零極點位置。而本文為了減少功耗，放棄了增大偏置電流的方式，而選用加入Miller電容來增加新的極點來提高穩(wěn)定性^[5]。將非主極點轉(zhuǎn)移到足夠高的頻率上，使放大器與單極點系統(tǒng)相似。而為了能夠提供足夠的相位裕度，這個非主極點是GBW的3倍左右，且PM要在60°～70°之間^[4-5]。

    另外，本文提出的LDO結構應用在SOC系統(tǒng)中。而在整個SOC系統(tǒng)中，模擬信號和數(shù)字信號產(chǎn)生的噪聲會相互影響，使其環(huán)路穩(wěn)定性降低[6]。在傳統(tǒng)LDO的研究基礎上，本文在電壓比較運放電路中加入了電源隔離管M11、M17，在正常工作中，電源隔離管關斷。這樣可實現(xiàn)即使在高頻電路中，也能夠?qū)㈦娏髌秒娐返纳想娢缓洼斎腚妷旱碾娫锤綦x，使其兩端的噪聲互不干擾^[7-8]。顯著提高其電源抑制比，減少高頻下的輸出紋波，增大其穩(wěn)定性。

3 仿真結果及分析

    本文仿真采用的華虹0.18 μm的BCD工藝，仿真工具是Spectre。

3.1 帶隙基準仿真分析

    基于上述原理，對電路進行瞬態(tài)仿真，設置V_IN的電壓從0到5 V緩慢上升，上升時間為10 ns。得到帶隙基準電壓模塊輸出V_ref為1.261 V。由分析知，整個電路在啟動過程中V_ref緩慢上升，通過電路負反饋調(diào)節(jié)V_ref的大小，最終在6 μs處趨于穩(wěn)定，如圖4和圖5所示，說明電路啟動過程中工作正常。在此基礎上對電路進行DC仿真，置V_IN為直流電壓5 V，令溫度在-40 ℃~125 ℃范圍線性變化，并通過仿真數(shù)據(jù)計算溫漂系數(shù)。

3.2 LDO仿真分析

    基于上述原理，對LDO整體進行瞬態(tài)仿真，設置V_IN的電壓從0到6 V緩慢上升，上升時間為10 ns。帶隙基準電壓V_ref為1.26 V，且電流偏置為5 μA。仿真結果如圖6、圖7所示，通過分析，整個LDO在啟動過程中V_OUT緩慢上升，通過反饋回路來調(diào)節(jié)V_op的大小，從而控制V_OUT的輸出的大小，最終在15 μs處趨于穩(wěn)定。說明電路啟動過程工作正常。可以將6 V的輸入電壓穩(wěn)定轉(zhuǎn)換成1.8 V電壓，穩(wěn)定工作時靜態(tài)電流為82.18 μA。通過電源隔離管以及米勒補償電容的調(diào)整和設計，本文設計的LDO結構的輸出電壓非常穩(wěn)定，輸出紋波為20 mV，誤差范圍在0.1%之間。

    隨后，對LDO整體進行穩(wěn)定性仿真分析，對整個電路從1 Hz到1 GHz進行仿真。仿真結果如圖8所示，通過仿真結果得知，其相位裕度PM=64.280 6°、幅值裕度GM=22.063 7°，通過分析可知，LDO模塊在波特圖中沒有尖峰，說明電路穩(wěn)定性良好。

4 結論

    本文介紹了一種基于BCD 0.18 μm工藝的無片外電容的LDO的設計，以理論分析為基礎對傳統(tǒng)電路結構進行改進。通過兩個雙極型晶體管的V_BE(負溫系數(shù))以及V_BE的差值ΔV_BE(正溫系數(shù))的線性疊加產(chǎn)生零溫度系數(shù)的帶隙基準電壓，同時采用負反饋電路和濾波電路提高輸出電壓的溫漂系數(shù)。此外，基于傳統(tǒng)結構設計出新型二級運算放大器結構作為電壓比較。通過在運算放大器中加入特定的開關管來對上電位進行隔離，提高了LDO電源抑制比；同時，為解決穩(wěn)定性不夠的問題，引入米勒電容來增加新的極點。通過米勒電容可以有效代替片外電容，這種結構不需要電容的分立器件，在封裝時可以減少一個引腳。

參考文獻

[1] 丁玲，李長猛.一種多模式高瞬態(tài)響應無片外電容LDO的設計[J].中國集成電路，2019，28(4)：53-58.

[2] 譚傳武，周玲，劉紅梅，等.LDO調(diào)制的電荷泵穩(wěn)壓電路設計[J].國外電子測量技術，2019，38(2)：66-69.

[3] RAZAVI B.Design of analog CMOS integrated circuits[M].陳貴燦，程軍，張睿智，等，譯.西安：西安交通大學出版社，2002.

[4] 周志興，來強濤，郭桂良，等.一種應用于LDO的寬范圍穩(wěn)壓電路[J].電子技術應用，2019，45(3)：28-31.

[5] 牛剛剛，李威，劉文韜，等.基于動態(tài)頻率補償?shù)腖DO電路設計[J].電子科技，2019，32(2)：61-65.

[6] SANSEN W M C.Analog design essentials[M].陳瑩梅，譯.北京：清華大學出版社，2007.

[7] 房緒鵬，趙揚，于志學.新型雙向DC/DC變流器在不停電電源系統(tǒng)中的應用[J].電子技術應用，2018，44(9)：141-145.

[8] 初飛，宋奎鑫，趙元闖，等.一種應用于LDO的可編程電流限電路設計[J].電子技術應用，2018，44(4)：23-26.

作者信息:

霍德萱，張國俊

(電子科技大學 薄膜與器件國家重點實驗室，四川 成都610054)