在今年的劍橋ARM研究峰會上，ARM公司Fellow Greg Yeric暢談了ARM對眾多新興非易失性存儲器的看法。
Yeric表示，ARM正在關注這些前沿的存儲技術，因為它有可能對邏輯空間產生巨大的顛覆性，在硬件和軟件平臺層面也是如此。“有各種類型的電阻式RAM和磁性RAM出現，TSMC最近就制造了一種嵌入式ReRAM，而類似的技術和產品的研發及生產案例還有很多。ARM也有自己的項目，是由DARPA資助的CeRAM（correlated electron RAM）研究”。
圖：ARM公司Fellow Greg Yeric
Yeric解釋說：“28nm閃存不能再繼續擴展，而是轉向獨立閃存的3D堆疊方向，傳統閃存很耗電，而且存取速度相對于應用需求來說很慢。”
為了抓住這一波發展時機，幾十年來，行業一直在研究和開發多種存儲技術，許多技術項目試圖成為“通用”存儲器，用以取代包括邏輯內基本SRAM單元在內的所有內容，但到目前為止還沒有成功案例，Yeric說：“如果就某項性能指標而言，實際上多種新型存儲技術已經取得了部分成功。但是，由于多種技術各自針對不同的利基，形成了碎片化的市場存在狀態，從而缺乏商業推動力，但半導體研究工廠在這方面有很多優勢。
“通常情況下，ReRAM缺乏耐久性，而MRAM的耐久性確實不錯，但其開/關率非常低，”Yeric說。這意味著工程師必須小心選擇他們的應用目標，無論這些是固態驅動器（與3D-NAND閃存競爭），還是作為微控制器旁邊的嵌入式存儲器，其中相變存儲器，ReRAM和MRAM都是競爭者。
“MRAM的后續版本很有希望取代SRAM，以滿足緩存要求。IMEC研究所有一個用單晶體管MRAM取代六晶體管SRAM的項目，”Yeric說，“對于微控制器片上存儲器應用，MRAM是最適合的，并處于領導地位。”
改變游戲規則
Yeric表示：“自旋軌道扭矩（spin-orbit torque）MRAM或許能達到良好的速度/耐久性權衡，以獲得內部核心邏輯。這將允許出現一種稱為“常關（normally-off）”計算的情況。這是一個很大的變化，”
Yeric說：“能夠凍結片上計算過程，保留狀態而不消耗電力然后恢復，會產生相當可觀的后果。這將需要一種新的處理器架構。我認為我們將增加一條新的處理器產品線，這可以解決物聯網領域不同的功率范圍需求問題。通過使用收集的能源，在沒有電池的情況下工作。它符合物聯網的特點和發展勢頭。”
但實際上還有很多事情需要解決，如將不同的材料引入晶圓廠總是需要小心，因為這可能會增加采用成本。這就是為什么還有基于更熟悉的材料的非易失性存儲器的原因之一，例如基于氧化鉿的鐵電存儲器，以及基于氧化硅的ReRAM。這兩種材料都被用作晶圓廠生產中的絕緣體，但研究人員正在開發可用于存儲器制造的材料性能，并已經取得了可喜的進展。
由科羅拉多大學教授Carlos Paz de Araujo通過他的公司Symetrix Corp.（Colorado Springs, Colo.）開創了CeRAM技術。ARM自2014年開始與Symetrix合作。Yeric認為，該技術距離商業化還有兩到三年的時間。CeRAM的耐久性比較好，存取速度和能效也不錯。但這些并不是CeRAM的專利，很多非易失性存儲技術似乎都有機會在這個階段發展起來。
Yeric指出，魔鬼始終處于進程節點和集成過程中的細節，從位到陣列再到子系統。“我們希望在下一屆ARM研究峰會上有一些這方面的報道”，他補充道。
神經形態計算
下面討論一下神經形態計算。ARM正在向客戶推出兩款機器學習處理器——ARM ML和ARM OD（object detectio），將于2018年中期獲得許可。這里有一個疑問：是否依然必須要走模擬這條路？有些論文表明，模擬機器學習的功效會降低，還有許多問題需要解決，例如電路驗證，可變性和現場可重復性。
Yeric指出，某些東西可能會在計算內核的深處提供巨大的提升，但這種優勢可能會在系統級別“被淘汰”，因此，重大變化或性能提升是否值得，還需要權衡考慮。
還有一個必須要考慮的因素是存儲器管理，因為其與其他數字電路的接口可能變得復雜。
第三個問題是EDA，EDA行業并不傾向于推測，這提出了一個雞和蛋的難題。在非易失性存儲器，低溫和3D設計中也是如此。因此，研究路徑的一部分是建立微型生態系統，以支持潛在的技術指導。
Yeric補充說：“對于未來的工藝節點，更廣泛的市場可能不得不克服所有芯片相同，行為相同，并使用千篇一律的制造方法生產的想法。”
現代電子系統的復雜性已經在系統層面產生了一定程度的非確定性，Yeric觀察到，非確定性將成為電子學的根源，但可能是實現制造產量和節能計算所必需的。
雖然Yeric并不致力于模擬神經形態學，但有證據表明生物計算機——例如人類大腦，提供的能量效率遠高于人工系統，并且是模擬的。
塑料工藝
ARM下一步會轉向以塑料為材料的電子產品研發，但還需要一個過程，“至少在微控制器實現方面可能需要10年或15年，”Yeric說，“但是，有充分的理由去研究它，因為這樣做是值得的。主要要面對的是成本問題，構建晶圓廠的最低成本和切入點很高，這使得每個芯片的成本相對較高。”
還有一個問題是缺乏相應的晶體管特性和良好的互補晶體管，特別是缺乏良好的p型晶體管，以允許在塑料材料中進行CMOS設計。這些問題不解決，會限制潛在的應用。
“但是，卷對卷（roll-to-roll）生產可以使芯片從低于1美分的水平開始，并且可以從光刻范例中脫穎而出。這反過來將允許在市場上制造和試用相同芯片的許多不同版本”，Yeric說，“這就是軟件和軟件服務的引入方式，允許客戶反饋來決定持久的功能。這將會在制造業中產生一種類似于遺傳進化的效應。”
在7nm CMOS工藝節點處，制造成本很高，你只能買得起一種電路，而且最好是正確的，否則一切從來的話，成本將非常恐怖。而塑料電路則不會有這樣的窘境出現，其生產將允許不同的范例，可制造多個電路并看看哪個電路表現最佳。
另外，塑料工藝還有可能使電路可溶解并因此可回收，從而提高電子產品的可持續性，但同時也限制了可實現的性能指標。從ARM的角度來看，塑料工藝可能會很遠，但在某些領域它已經很接近應用，例如已經用于資產跟蹤的RFID，柔性顯示器是另一個很大的領域，第三就是神經網絡。
CFET
Yeric還談到了硅制造路線圖，以及ARM對3nm及更高級工藝的可能路徑的看法，其中存在相當大的不確定性。
Yeric說“我們需要新的方法來達到2nm和1nm。雖然有物理IP業務，但我們需要注意，因為它們可能需要在某些時候做出改變，我們必須能對這些改變有所預判，并做出調整以應對。”
Yeric表示，目前新興的熱門工藝是采用所謂的“納米片”方法進入FinFET中的多個通道，然后在所謂的互補FET或CFET配置中將p型和n型FinFET一個堆疊在另一個之上。之后可以考慮將3D堆疊技術從3D-NAND應用到邏輯。“在成本水平上，這是另一種選擇，但我們不了解功率和性能。但我們已經習慣于不會看到這些功率性能優勢”，Yeric說。
由于小型化導致的性能提升和節能不足，這意味著必須在設計中創造價值，這對設計和IP提出了更高的要求。“隨著存儲與計算的融合，將計算功能塊集成入內存等想法陸續發布，這些將給系統級設計提供很多機會”，Yeric說。