我們所處的這個由永遠在線的個人電腦、平板電腦和智能手機構成的世界的誕生，要歸功于一個了不起的趨勢：金屬氧化物半導體場效應晶體管（MOSFET）的不斷微型化。MOSFET是大多數集成電路的基礎構件，在過去的半個世紀內，其體積已經縮小到了原來的千分之一，從20世紀60年代的數十微米到如今僅數十納米。隨著一代代MOSFET變得越來越小，基于MOSFET的芯片與以前相比運行得更快，也更加省電。
這個趨勢帶來了工業史上持續時間最長、也是最偉大的一系列勝利，使我們獲得了前幾代人所無法想象的器件、容量和便利。但是這一穩定的進步受到了威脅，而問題的核心就在于量子力學。
電子有一個讓人傷腦筋的能力，即可以穿透能壘——這一現象被稱為量子隧穿。隨著芯片制造商在一個芯片上安裝越來越多的晶體管，晶體管變得越來越小，于是不同晶體管區域之間的距離就被壓縮了。因此，曾經厚度足以阻擋電流的電子屏障現在卻變得非常薄，使得電子能夠從中快速通過。
芯片制造商已經不再削薄構成晶體管的一個重要部分——柵氧化層。該層通過電子將控制晶體管導通和關斷的柵極與導電溝道隔開。通過將該氧化層削薄，就可以將更多的電荷導入溝道，加快電流流動，使晶體管運行速度更快。但是，氧化層厚度不能比1納米小太多，這也是我們今天大概所能達到的程度。如果超出這個限度，當晶體管處于“關斷”狀態時，會有過多的電荷在溝道內流動，而此時理想的狀態是沒有任何電荷在流動。這只是若干泄漏點之一。
很長一段時間以來，要確定在哪一年尺寸縮減才能到頭一直是件難事。業界的路線圖現在預測MOSFET的微型化將持續到2026年，屆時柵極長度將僅為5.9納米——大約是現在長度的四分之一。這一時間表假定我們能夠找到更好的材料來堵住泄漏。但是，即便能夠找到這個材料，如果希望繼續像我們所習慣的那樣提升性能，則還需要盡快找到MOSFET的替代品。
我們無法阻止電子隧穿過這個薄薄的屏障，但是，我們可以使這一現象為我們所用。在最近的幾年中，一種較新的晶體管設計——隧穿場效應晶體管（TFET）——加速發展。與通過提高或降低能壘來控制電流流動的MOSFET的工作原理不同，TFET的能壘保持高位。該裝置通過改變能壘一側的電子在另一側出現的可能性來控制導通和關斷。
這個工作原理與傳統晶體管的工作方式有很大的差別。然而，這也許正是在MOSFET停止發展之時我們所需要大力發展的。它為開發更快、更密集和更加節能的電路來將摩爾定律拓展至下一個十年鋪平了道路。
這不是晶體管第一次改變形態。最初，基于半導體的計算機使用的是由雙極晶體管制造的電路。但就在硅制的MOSFET于1960年問世的幾年之后，工程師們意識到他們可以制造出兩個互補的開關，這樣它們可以共同組成互補金屬氧化物半導體（CMOS）電路。該電路與雙極晶體管邏輯不同，只在導通時消耗能量。自從第一個基于CMOS的集成電路在上世紀70年代早期出現后，MOSFET就開始占據市場的主導地位。
從許多方面來看，MOSFET都與雙極晶體管沒有太大不同。二者都通過提高或降低能壘來控制電流流動——有點像提高或降低河上的水閘。在這個情況下，“河水”即由兩種載流子構成：電子和空穴，后者是一個帶正電荷的實體，本質上是材料中一個原子的外層能殼上缺少一個電子。
對這些載流子來說，存在兩個可被允許的能量范圍，或者稱能帶。擁有足夠能量可以在材料中自由流動的電子位于導帶。空穴則在低能帶（稱為“價帶”）流動，從一個原子流向另一個原子，很大程度上就像，由于附近的汽車不斷開進開出，一個空停車場可能變成一個停滿車的停車場。
這些能帶都是固定的，但我們可以改變與之相關的能量，通過添加雜質或者摻雜原子的方式使能量變高或者變低，從而改變半導體的傳導性。摻雜了額外電子的n型半導體傳導帶負電荷的電子；通過摻雜造成電子減少的p型半導體傳導帶正電荷的空穴。
如果我們將這兩種半導體類型結合到一起，就會得到一個錯位的能帶，從而創造了一個介于兩者之間的能壘。為制造一個MOSFET，我們在兩個互補類型之間注入一種材料，采用n-p-n或者p-n-p的構形。這就在晶體管中間創造出了3個區域：源極（電荷由此進入組件）、溝道和漏極（電荷出口）。
每個晶體管的兩個p-n結提供了電荷流動的電子能壘，而晶體管可以通過向溝道上方的柵極施加電壓來導通。向n溝道的MOSFET施加一個正電壓可使得溝道吸引更多的電子，因為它減少了電子向溝道移動所需的能量。向p溝道的MOSFET施加一個負電壓可以對空穴產生相同的效果。
這個簡單的降低能壘的方式是半導體電子中應用得最為廣泛的電流控制機制。二極管、激光、雙極晶體管、晶閘管和大部分場效應晶體管都利用了這種方式。但是這種方式有一個物理局限：晶體管需要一定量的電壓才可以被導通或者關斷。這是因為電子和空穴由于熱能的緣故一直處于運動中，而它們中能量最強的部分會溢出能壘。在室溫下，如果能壘減少60毫伏，流經能壘的電流就會增加10倍；每個“十進位”的電流變化需要60毫伏的變化。
所有這些電流泄漏都發生在低于器件的閥值電壓時。閥值電壓是導通晶體管所需的電壓。器件物理學家將這一能壘降低區域稱為亞閥值區域，而每十進位60毫伏的電壓被認為是最小亞閥值擺幅。為保持低水平能耗，應盡可能降低亞閥值擺幅。這樣器件導通所需的電壓就會減少，而當關斷時泄漏的電流就會減少。
亞閥值擺幅在過去不算是個大問題，當時芯片運行需要的電壓較高。但是現在，亞閥值擺幅開始對我們降低能耗的努力造成干擾。這部分是由于電路設計者希望確保他們的邏輯組件在定義“0”和定義“1”的電流之間有明顯區別。晶體管通常的設計是它們處于導通狀態時所載的電流是處于關斷狀態時所泄漏的電流的1萬倍。這就意味著要導通一個晶體管，需要至少向它施加240毫伏的電壓，即4個十進位的電流，因為每十進位需要60毫伏電壓。
在實踐中，CMOS電路使用的工作電壓通常要高得多，接近1伏。這是因為CMOS中最基礎的邏輯電路，即逆變器，采用的是兩個串聯晶體管。NAND柵極需要3個串聯晶體管，這就意味著其需要比逆變器更高的電壓。如果要進行調整以應對過程的可變性——意味著需要設置更寬的電壓裕度以應對器件與器件的差異——于是就需要如今所看到的接近1伏的電壓以確保運行。
這些對電壓的需求，加上泄漏的問題，意味著MOSFET微型化正日漸式微，沒有出路。如果我們想要進一步降低電壓以減少能量消耗，有兩個選擇（這兩個選擇都沒有什么吸引力）：我們可以降低通過器件的電流，這會降低啟動速度，從而犧牲了性能；或者，可以保持電流的高水平，同時在關斷的時候允許更多電流向器件外泄漏。
這就是可以利用TFET之處。與在MOSFET中提高或降低源極和漏極之間的物理能壘不同，在TFET中我們采用柵極來控制能壘的實際電厚度，從而控制電子通過能壘的可能性。
這個做法的奧妙還是在于p-n結——但進行了一些扭轉。在一個TFET中，半導體材料被安置在p-i-n和n-i-p的構形中。其中“i”代表“固有”，意味著溝道擁有和空穴一樣多的電子。固有狀態與一個半導體所擁有的最大電阻率相對應。它同時提高與溝道內的能帶相關的能量，形成一個源極內的電荷載子不太可能穿過的厚能壘。
電子和空穴都遵守量子力學定律，這意味著它們的大小是模糊不定的。當能壘的厚度不到10納米時，一開始在能壘一側的電子就不太可能（但并非完全不可能）出現在另一側。
在TFET中，我們通過在晶體管柵極上施加電壓的方式來提高這種可能性。這使得源極內的導帶和溝道內的價帶重疊，開啟了一個隧穿窗口。要注意的是，在一個TFET中，電子在移動至溝道時在導帶和價帶之間隧穿。這與MOSFET中發生的情況形成鮮明對比。在一個MOSFET中，電子或者空穴主要是在一個帶或者另一個帶中穿行，一路從源極穿過溝道，最后到達漏極。
由于隧穿機制不是由能壘上的載流子流動所控制的，啟動TFET所要求的電壓擺幅可以比MOSFET小很多。只需施加足夠制造或移動一個使導帶和價帶交叉或不交叉的重疊的電壓足矣。（見插圖“關斷和導通”。）
作為一個器件機制，隧穿并不是一個新概念。我們所使用的優盤內的閃存處理器、手機和其他裝置都采用了隧穿技術來將氧化阻擋層上的電子注入電荷捕獲區域。比如，在TFET中使用的隧穿結也廣泛地用于連接多結太陽能電池和觸發基于半導體的量子串級激光器。隧穿還控制著電流流過金屬半導體觸點（這是每個半導體設備的關鍵部分）的方式。
p-n隧穿結的研究也經歷了一段時間。這一概念首先是由諾貝爾獎得主江崎玲于奈在1957年論證并解釋的。但是，要讓業界認真思考如何將隧穿應用于邏輯，卻遇到了一個基本障礙。
直到十多年前才出現首篇關于TFET的論文。當時芯片制造商開始發現計算機的時鐘頻率失速，同時要應對更加密集、漏電更多的芯片的散熱問題。
喬治?阿彭策勒（Joerg Appenzeller）和他IBM的同事們率先論證了低于MOSFET的每十進位60毫伏限制的電流擺幅是可能的。2004年，他們報告說已經制造出來一個隧穿晶體管，它的溝道由碳納米管制成。其亞閥值擺幅僅為每十進位40毫伏。在幾年的時間內，來自加州大學伯克利分校、法國微電子研發機構CEA-LETI、比利時校際微電子中心和斯坦福大學的研究團體也紛紛效仿。他們的研究表明，使用芯片工業最主要的半導體材料硅和鍺，即可制造出每十進位消耗量小于60毫伏的開關。
這一成果使業界非常興奮，因為雖然TFET的電流控制機制對于半導體行業來說是一個新概念，但是這個裝置與MOSFET非常相似。它們有相同的基本配置（源極、漏極和柵極），當連上電路時會產生相似的電學特性。半導體設計的基礎架構無須改變。
但還是要進行一些改變。研究結果顯示，硅和鍺對于隧穿來說并不是非常合適。正是出于同樣的原因，這些材料無法用于制造出好的光發射器和激光器。硅和鍺帶有間接能隙，這就意味著為了從一個能帶轉移到另一個能帶，電子還必須從組成該物質的晶格的震蕩中吸收一些額外能量。這一額外的障礙顯著降低了電荷載子進行跨越的可能性。于是，硅和鍺制成的TFET的電荷運載能力跟今天的晶體管相比是微不足道的。
這對業界采用這一技術來說是一個巨大阻礙。不過，將從元素周期表第三行和第五行挑選出來的元素進行混合，可制造出一系列隧穿可能性高得多的直接能隙材料。這些材料尚未應用于邏輯芯片的大規模生產中，但將它們融合進傳統的MOSFET中的工作已經在加快進行。在可預見的未來將它們應用于邏輯芯片中的想法，現在看來已經不像之前那樣顯得過于牽強。
對由III-V族元素制成的TFET的研究近些年也進展飛快。蘇曼?達塔（Suman Datta）和他在賓夕法尼亞州立大學的同事在2009年率先對由這些元素制造的TFET進行了論證。他們采用銦、鎵和砷的混合物來制造TFET溝道，并隨即創造了一項紀錄：“導通”的電流高達最好的鍺制TFET的50倍。
之后，賓州州立大學的團隊和我位于印第安納州南本徳圣母大學的團隊都研制出了產生更高電流的TFET，其原材料是兩種化合物的混合體：銻化鋁鎵和砷化銦。前一種物質的能帶可以通過調整鋁和鎵的比例來上移或下移。這使得我們可以創造出能在兩個能帶之間自然重疊的隧穿結，意味著導通所需的電壓就可以減少。由于能壘可以非常薄——大約就一個單獨原子的寬度——更多的電流就可以通過。我們研制的這個器件只需0.5伏的電壓就可以良好地運行，能夠承載將近200微安的電流通過1毫米寬的溝道，效果可與最先進的MOSFET媲美。
需要注意的是，這些“異質結”TFET的亞閥值擺幅目前都無法擊敗MOSFET的每十進位60毫伏的限制。許多研究團隊努力應對這一挑戰。問題的主要癥結是半導體和柵氧化層之間接口的電子缺失——許多缺失是由于不固定的化學鍵造成的。這些缺失會捕獲電荷或使電荷無法移動，使得能用于傳導的電荷變少。這就意味著我們必須向柵極施加更高的電壓，以促進溝道內的電荷載子的活動。
盡管有這個問題，我們還是有理由樂觀。位于俄勒岡州希爾斯伯勒的英特爾團隊和位于日本札幌的北海道大學的研究團隊已經對亞閥值擺幅小于每十進位60毫伏的III-V族元素的TFET進行了論證。英特爾團隊的模擬顯示，在不對材料進行重大改變的情況下進一步降低亞閥值擺幅是可能的，只須按比例縮小他們已經研制出的晶體管即可。原則上，器件的亞閥值擺幅為每十進位20毫伏左右是可能的；極限狀態將根據晶體的熱振動來設定。熱振動使得導帶和價帶的邊緣不那么鋒利。
正如50年以前難以預測MOSFET的極限能力一樣，現在要精確預測TFET最終會達到怎樣的水平也非常困難。
一個不確定因素是一個TFET在通電時能夠承載的最大電流是多少。導通的電流才是決定電路最大速度的最終因素。很長一段時間以來，研究人員一直認為速度不會很快。但是，在2010年，IBM的西嶼?庫瓦塔（Siyu Koswatta）通過模擬顯示，僅施加0.4伏的電壓，銻化鎵和砷化銦就有可能在每1毫米寬的溝道內承載1.9微安的電流。若可以制造出該器件，則它就可以與MOSFET在高性能應用中進行直接競爭。《國際半導體技術發展藍圖（ITRS）》提出的目標是在0.73伏的電壓下每1毫米寬的溝道內承載1.685微安的電流。
我們還需要解決在關斷狀態下TFET的電流泄漏問題。隨著溝道變得越來越短，電子將更加容易直接從源極隧穿到漏極。
器件最終極限的確定取決于若干因素，例如電子結構、缺失，以及性能要求。幸運的是，普渡大學和蘇黎世聯邦理工學院開發出的計算工具現在已經可以讓研究人員模擬出整個器件，包括每一個原子和能帶，以預測器件的特性。這對指導試驗非常有幫助。
雖然TFET的電子特征看上去前景非常光明，但在開始采用這些晶體管制造芯片之前還必須解決一些實際問題。研究人員一直將主要注意力放在開發n溝道的TFET上，而p溝道的TFET，以及可以將這兩種晶體管類型結合起來制造電路的互補加工技術則一直停留在制圖版上。
此外，芯片制造商們還必須找出解決變異性問題的方法。隨著MOSFET體積的縮小，摻雜物的添加和集中，以及界面的粗糙都會導致電子特性的顯著變異。當TFET推出時，其體積很可能比MOSFET還要小。它也不可避免地會遇到這個問題。而對于MOSFET，我們必須想出其他并行方式，例如冗余和糾錯，以解決這個問題。
盡管如此，我還是對將來取得更加令人滿意的成果的前景持樂觀態度。從開發第一個硅制MOSFET到第一個CMOS微處理器的誕生只間隔了10年。到TFET的跨越也許是個更大的挑戰，但是憑借著我們對半導體研究了半個多世紀積累下來的經驗，這一跨越的實現也許會比我們認為的更快一點。