早在2011年底，PCI SIG組織就開(kāi)始了PCI-E 4.0標(biāo)準(zhǔn)規(guī)范的制定工作，原計(jì)劃在2014-2015年推出PCI-E 3.0已經(jīng)達(dá)到了8GT/s的超高傳輸速率，單條通道即可提供1GB/s的帶寬，PCI-E 3.0 x16全速模式下可達(dá)16GB/s。
為了保持向下兼容性，PCI-E 4.0沒(méi)有改變基礎(chǔ)架構(gòu)，還是銅介質(zhì)。雖然目標(biāo)很明確，理論上也完全可行，那就是速率翻番到16GT/s，PCI-E 4.0 x16那就能達(dá)到32GB/s，但實(shí)際干起來(lái)費(fèi)勁的很。
幸運(yùn)的是，近日的PCI SIG年會(huì)上傳來(lái)好消息，工程師們已經(jīng)在實(shí)驗(yàn)室里跑出了16GT/s的預(yù)定速率，完成了最關(guān)鍵的突破，Cadence、Synopsys也都宣布了各自的PCI-E 4.0 PHY物理層和控制器產(chǎn)品規(guī)劃。
一旦得到全面鋪開(kāi)，PCI利益集團(tuán)(簡(jiǎn)稱(chēng)PCI SIG)將著手研發(fā)下一代5.0方案，其運(yùn)行標(biāo)準(zhǔn)將達(dá)到每秒25Gbits甚至32 Gbits。
Cadence、PLDA與Synopsys等廠商已經(jīng)在PCI SIG的年度開(kāi)發(fā)者大會(huì)上分別展示了其PCIe 4.0物理層控制器、交換機(jī)與其它IP模塊。各廠商同時(shí)拿出了可工作芯片、電路板與基板，其中皆包含有利用PCIe 4.0實(shí)現(xiàn)的每秒100 Gbit Infiniband交換芯片。
自上一次大規(guī)模標(biāo)準(zhǔn)——即每秒8 Gbits PCIe 3.0——更新以來(lái)，PCI SIG已經(jīng)有六年時(shí)間沒(méi)有發(fā)布新的技術(shù)方案。這一次，其推出的4.0版本可能將成為最后一款基于銅質(zhì)材料的芯片到芯片互連機(jī)制。不過(guò)在此之后，以太網(wǎng)與光纖通道仍將發(fā)布銅質(zhì)網(wǎng)絡(luò)方案，速度分別為每秒25 Gbits與32 Gbits。
“可以肯定的是，PCIe還將迎來(lái)下一代升級(jí)方案，我們只需要對(duì)其細(xì)節(jié)進(jìn)行敲定，”P(pán)CI SIG總裁Al Yanes在其年度開(kāi)發(fā)者大會(huì)的一場(chǎng)新聞發(fā)布會(huì)上指出。
不過(guò)關(guān)于5.0版本的疑問(wèn)仍然很多，其中包括其是否向下兼容以及是否仍然作為當(dāng)前全部PCIe標(biāo)準(zhǔn)所采取的芯片到芯片鏈接定位。
“我們無(wú)法再?gòu)木幋a方面實(shí)現(xiàn)改進(jìn)，”Yanes指出，3.0版本則針對(duì)上代的8b/10b水平提升至128b/130b?！暗褂?56編碼無(wú)法帶來(lái)更理想的提升，因此我們面臨可能只剩下提升頻率這一條道路了，”他進(jìn)一步補(bǔ)充稱(chēng)。
市場(chǎng)需求則源自當(dāng)前各類(lèi)常見(jiàn)用例。由于網(wǎng)卡傳輸速度已經(jīng)達(dá)到每秒100 Gbit，必然要求有速度更快的芯片鏈接。另外，下一代圖形處理器與固態(tài)驅(qū)動(dòng)器的陸續(xù)推出也將在性能層面向廠商提出要求。
面向732家企業(yè)客戶(hù)創(chuàng)造出一套同時(shí)適用于從智能手機(jī)到超級(jí)計(jì)算機(jī)的廣泛應(yīng)用場(chǎng)景的技術(shù)標(biāo)準(zhǔn)顯然不那么容易。隨著數(shù)據(jù)傳輸速率的不斷提升與信號(hào)頻段的收窄，PCIe新版本的研發(fā)周期已經(jīng)由過(guò)去的3年延長(zhǎng)至如今的7年。
PCIe 4.0 1.0標(biāo)準(zhǔn)版本預(yù)計(jì)將在今年4月推出。
該集團(tuán)曾于一年前表示，其希望能夠在去年年內(nèi)完成0.7版本草案，即在2015年年末前敲定一切需要加入最新版本的功能。“不過(guò)將各類(lèi)新特性納入方案的工作，顯然需要耗費(fèi)超出預(yù)期的時(shí)間，”Yanes表示。
新功能的引入過(guò)程顯然并不順利，特別是其中的信道建模機(jī)制——其允許系統(tǒng)工程師以目測(cè)方式檢查互連體系中的每條通道，并查看其擁有多大的設(shè)計(jì)余量。
“4.0規(guī)范的制定已經(jīng)耗費(fèi)了相當(dāng)長(zhǎng)的時(shí)間。我們的很多客戶(hù)都在迫切要求其推出，因?yàn)樗麄儼l(fā)現(xiàn)目前的0.7版本草案并不夠理想，”Synopsys公司IP部門(mén)高級(jí)產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Scott Knowlton指出。
Cadence(在上)與Synopsys兩家公司展示了運(yùn)行在其IP模塊上的PCIe 4.0信道建模功能。
“我們的一家客戶(hù)強(qiáng)調(diào)稱(chēng)，新規(guī)范的出臺(tái)實(shí)在太過(guò)遲緩。為了不錯(cuò)過(guò)市場(chǎng)營(yíng)銷(xiāo)周期，他們會(huì)很快推出相關(guān)設(shè)備，并隨后再考慮合規(guī)方面的工作，”Cadence公司IP部門(mén)PCIe專(zhuān)家Arif Khan表示。
去年早些時(shí)候，IBM公司曾為其下一代服務(wù)器處理器Power9公布了一系列規(guī)范，其中就包括對(duì)PCIe 4.0的支持能力。
4.0規(guī)范為了實(shí)現(xiàn)更高數(shù)據(jù)傳輸速率而在傳輸距離方面稍做犧牲，其目前傳輸有效范圍為12至14英寸。因此，在3.0版本中就比較常見(jiàn)的轉(zhuǎn)接定時(shí)器與轉(zhuǎn)接驅(qū)動(dòng)器可能會(huì)在未來(lái)得到更為廣泛的應(yīng)用。
在此次大會(huì)上，Cadence與Synopsys兩家公司都展示了該信道建模功能在其IP模塊芯片上的運(yùn)行效果。其中Cadence公司的芯片采用16納米FinFET制程，而Synopsys方面表示其模塊能夠較上代PCIe模塊在延遲與面積方面分別降低20%與15%。
Pericom公司展示了面向PCIe的每秒12 Gbit轉(zhuǎn)接驅(qū)動(dòng)模塊，并表示其成本僅為完整轉(zhuǎn)接定時(shí)器的四分之一。不過(guò)未來(lái)一到兩年內(nèi)，我們恐怕還無(wú)法買(mǎi)到能夠完整實(shí)現(xiàn)每秒16 Gbit標(biāo)準(zhǔn)的轉(zhuǎn)換驅(qū)動(dòng)器。