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靜態時序分析（STA）是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優化設計，因此靜態時序分析已經越來越多地被用到數字集成電路設計的驗證中。
靜態時序分析可以在邏輯綜合、布局布線等步驟后進行，FPGA EDA工具在布局布線完成后給出STA結果，這時的分析結果是最接近實際電路情況的，而邏輯綜合時的分析結果是看不到的，也是不準確的（因為沒有物理信息，所以只用于指導布局）。如果是用ASIC綜合工具（比如DC），兩個階段的STA結果都可以看。
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