包含千兆采樣率ADC的系統(tǒng)設(shè)計(jì)會(huì)遇到許多復(fù)雜情況。面臨的主要挑戰(zhàn)包括時(shí)鐘驅(qū)動(dòng)、模擬輸入級(jí)和高速數(shù)字接口。本文探討了如何才能克服這些挑戰(zhàn)，并給出了在千兆赫茲的速度下進(jìn)行系統(tǒng)優(yōu)化的方法。在討論中，時(shí)鐘設(shè)計(jì)、差分輸入驅(qū)動(dòng)器的設(shè)計(jì)、數(shù)字接口和布局考慮都是十分復(fù)雜的問題。本文中的參考設(shè)計(jì)將采用ADC083000/B3000。

　　時(shí)鐘源是高速數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中最重要的子電路之一。這是因?yàn)闀r(shí)鐘信號(hào)的定時(shí)精度會(huì)直接影響ADC的動(dòng)態(tài)性能。為了將這種影響最小化，ADC的時(shí)鐘源必須具有很低的定時(shí)抖動(dòng)或相位噪聲。如果在選擇時(shí)鐘電路時(shí)沒有考慮該因素，則系統(tǒng)的動(dòng)態(tài)性能在很大程度上將不由前端模擬輸入或ADC的質(zhì)量決定。理想時(shí)鐘總能在電平跳變之間保持精確的時(shí)間間隔。而實(shí)際中，時(shí)鐘邊沿之間的時(shí)間間隔是在不斷變化的。這一定時(shí)不確定性的結(jié)果，會(huì)使被采樣波形的信噪比在數(shù)據(jù)轉(zhuǎn)換過程中降低。對(duì)于所有的抖動(dòng)源，系統(tǒng)所能容忍的最大時(shí)鐘抖動(dòng)[即由抖動(dòng)所引起的噪聲不超過量化噪聲(1/2 LSB)]可由下式定義：

　　如果輸入電壓(V_IN)經(jīng)過優(yōu)化等于ADC的滿量程(V_INFSR)，則對(duì)抖動(dòng)的要求就只與ADC的分辨率(N位)和被采

樣的輸入頻率(f_in)相關(guān)。當(dāng)輸入頻率達(dá)到奈奎斯特速率(對(duì)于1.5GSps的轉(zhuǎn)換速率為750MHz)時(shí)，總的抖動(dòng)要求為：

　　這個(gè)值是各種原因引起的抖動(dòng)的總和。ADC器件內(nèi)部所引起的抖動(dòng)被稱為孔徑抖動(dòng)。以ADC083000為例，在數(shù)據(jù)表中給出的孔徑抖動(dòng)為0.4ps，該值將ADC時(shí)鐘的抖動(dòng)規(guī)范限制在0.4ps。但是，當(dāng)被用于數(shù)據(jù)轉(zhuǎn)換系統(tǒng)時(shí)，簡單地將振蕩器的性能數(shù)據(jù)匹配到所需的規(guī)范，可能還不足以得到所期望的結(jié)果。這是因?yàn)榛l附近存在的其它頻率成分也起著重要的作用。因此，有必要用頻譜分析儀來檢查時(shí)鐘信號(hào)，并確定與基頻相關(guān)的能量沒有分布到過寬的范圍內(nèi)。擴(kuò)展到更高頻率上的尖峰是可見的，并且也會(huì)直接影響抖動(dòng)性能。

　　圖1顯示了為ADC083000所推薦的時(shí)鐘電路。它由一個(gè)與Vari-L壓控振蕩器(VCO)相連的鎖相環(huán)(PLL)器件(LMX2312)組成。此PLL和VCO在奈奎斯特輸入頻率下仍能使ADC083000產(chǎn)品維持所需的信噪比(44dB)。圖2中的FFT顯示了ADC08D1500在1.5 GSps的時(shí)鐘速率下，采用圖1中的電路采樣100MHz輸入頻率時(shí)的動(dòng)態(tài)性能。

　　通常使用一個(gè)差分放大器作為單位增益的單端到差分端的轉(zhuǎn)換器。為什么ADC需要差分輸入呢？因?yàn)椴罘中盘?hào)不僅有利于抑制共模噪聲，還能提高ADC的諧波性能。降低偶次諧波能帶來更好的動(dòng)態(tài)性能。使用運(yùn)放來替代變壓器進(jìn)行單端到差分端轉(zhuǎn)換的優(yōu)勢(shì)在于放大器能允許直流信號(hào)通過而變壓器卻不能。并且使用放大器比使用變壓器更容易對(duì)增益進(jìn)行控制。

　　當(dāng)設(shè)計(jì)結(jié)束后檢查放大器的失調(diào)電壓時(shí)，要移除運(yùn)放輸入端的激勵(lì)信號(hào)。現(xiàn)在使用WaveVision的ADC評(píng)估軟件，進(jìn)行采樣并在時(shí)域中觀察這些樣本。當(dāng)運(yùn)放的輸入電壓為零時(shí)，ADC的輸出應(yīng)該處于半量程，即128(8位轉(zhuǎn)換器)。放大器的任何輸出失調(diào)誤差都會(huì)引起輸出碼偏離半量程。這樣就能測(cè)量運(yùn)放的輸出失調(diào)誤差。如果存在很大的失調(diào)電壓，則需要檢查運(yùn)放輸入端的阻抗匹配，因?yàn)檩斎攵说淖杩故鋾?huì)改變輸出失調(diào)電壓，由于輸出幅度受到限制，因此會(huì)減小ADC的動(dòng)態(tài)范圍。

　　捕獲數(shù)字輸出數(shù)據(jù)

　　以很高的頻率(1GSps甚至更高)對(duì)信號(hào)進(jìn)行采樣意味著由轉(zhuǎn)換器產(chǎn)生的數(shù)字輸出數(shù)據(jù)必須快速地被存儲(chǔ)或至少被快速地轉(zhuǎn)移。ADC為它的兩個(gè)通道提供了復(fù)用數(shù)據(jù)輸出。這一方法將數(shù)據(jù)率降低了一半，但增加了所需的位數(shù)。對(duì)于1GSps的采樣率，ADC的轉(zhuǎn)換數(shù)據(jù)輸出速率為500MHz。即使以這一被降低的速度輸出，大多數(shù)分立或內(nèi)部FPGA存儲(chǔ)器還是難以可靠地捕捉數(shù)據(jù)。因此最好使用雙數(shù)據(jù)率(DDR)的方法，在時(shí)鐘的上升沿和下降沿均傳輸數(shù)據(jù)。這樣對(duì)于DDR信號(hào)，數(shù)據(jù)率不變，但時(shí)鐘頻率再次被減小一半，變成易處理的250MHz。這一頻率處于目前CMOS存儲(chǔ)電路可實(shí)現(xiàn)的范圍之內(nèi)。在將數(shù)據(jù)存入存儲(chǔ)器之前，在FPGA器件的輸入端需要一對(duì)中間數(shù)據(jù)鎖存器。第一個(gè)鎖存器由一個(gè)同相數(shù)據(jù)時(shí)鐘控制，而第二個(gè)鎖存器則由一個(gè)相差為180°的異相或反相數(shù)據(jù)時(shí)鐘控制。

　　為了簡化這一計(jì)時(shí)要求，F(xiàn)PGA通常具有PLL(鎖相環(huán))或DLL(延遲鎖相環(huán))形式的數(shù)字時(shí)鐘管理器。這些器件允許在內(nèi)部產(chǎn)生相位鎖定到一個(gè)輸入時(shí)鐘的時(shí)鐘信號(hào)，并提供0°、90°、180°和270°的相位延遲。這一時(shí)鐘管理特性通過提供一個(gè)精確的相移180°的時(shí)鐘，使DDR的時(shí)序能有效地工作。它還能確保到來的數(shù)據(jù)與下降沿同步，因此能可靠地被數(shù)據(jù)鎖存器捕獲。

　　被鎖存后，到來的數(shù)據(jù)可以被轉(zhuǎn)移到FIFO存儲(chǔ)器或Block RAM中。這樣系統(tǒng)微控制器就能以較慢的速度容易地從中找回這些數(shù)據(jù)，進(jìn)行捕獲后的處理。

　　電路板布局

　　由于數(shù)字開關(guān)的瞬時(shí)變化主要由高頻成分構(gòu)成，趨膚效應(yīng)告訴我們邏輯變化產(chǎn)生的噪聲幾乎與地平面銅皮的總質(zhì)量無關(guān)。總表面積比地平面的總體積更為重要。典型的充滿噪聲的數(shù)字電路與敏感的模擬電路之間的耦合會(huì)導(dǎo)致很差的性能，并且似乎無法隔離和補(bǔ)救。解決這一問題的方法就是要很好地將模擬電路與數(shù)字電路分開。由于所引起的公共回流路徑會(huì)在ADC的模擬輸入“地”中引起漲落，從而在轉(zhuǎn)換結(jié)果中引入額外的噪聲，因此不應(yīng)將高功率的數(shù)字元件放置在任何線性元件或模擬與混合信號(hào)元件的電源線和電源平面之上或其附近。

　　通常，我們假定模擬和數(shù)字引線應(yīng)成90°交叉，以避免數(shù)字噪聲進(jìn)入模擬路徑。但是，在高頻系統(tǒng)中應(yīng)完全避免模擬和數(shù)字引線的交叉。輸入的時(shí)鐘線應(yīng)與所有其它引線(包括模擬和數(shù)字)隔離。應(yīng)該避免通常可被接受的90°交叉，因?yàn)樵诟哳l下即使少許耦合也會(huì)引起問題。在高頻下，筆直的信號(hào)路徑具有最好的性能。模擬輸入應(yīng)與充滿噪聲的信號(hào)引線隔離，以避免將寄生信號(hào)耦合到輸入中去。由于ADC083000要求低電平驅(qū)動(dòng)，因此這一點(diǎn)尤其重要。任何連接在轉(zhuǎn)換器輸入端和地面之間的外部元件(例如濾波電容)，都

應(yīng)被連接到模擬地平面中一個(gè)非常干凈的點(diǎn)上。所有模擬電路(輸入放大器、濾波器等)都應(yīng)與任何數(shù)字元件分開放置。