2 硬件設計
　　控制部分的核心是單片機和CPLD器件，它們之間的接口方式一般有獨立方式和總線方式兩種。獨立方式最大的優(yōu)點是接口邏輯無須遵循單片機內(nèi)固定的總線方式的讀寫時序。總線方式具有編程簡單、速度快的優(yōu)點。本設計采用8位總線方式，圖2為硬件連接原理圖。設計中選用的CPLD是Lattice公司的ispLSI1032E-125LJ，CPLD的時鐘采用80MHz的有源晶振，產(chǎn)生的脈沖的最小脈寬為12.5ns，最大的脈沖寬度 為12.5×256=3187.5ns。在脈沖串輸出模式下最多可以輸出255個脈沖；在連續(xù)輸出模式下，輸出脈沖個數(shù)不受限制。這樣的設計可以滿足脈沖功率源的應用范圍。
　　單路光纖發(fā)射電路原理圖見圖3。為了使光纖發(fā)射器件有足夠的驅(qū)動電流，電路中用了3個與非門并聯(lián)驅(qū)動。每一個CPLD的輸出端口都由光纖發(fā)射電路分成12路同步光信號輸出，因此，最后能得到的觸發(fā)信號的路數(shù)可以是非常多的，足以滿足現(xiàn)階段開展的脈沖功率源的研究需要。

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3 軟件設計
　　信號發(fā)生器需要編寫上位機(PC機)、單片機和CPLD的程序。在PC機上，用Microsoft Visual Studio 2005作為開發(fā)平臺，以VB作為開發(fā)語言，采用System.IO.Ports.SerialPort作為串口通信的控件，編寫了上位機的控制程序。SerialPort控件很好地封裝了串口通信的操作，編寫程序僅僅需要調(diào)用Write和ReadByte這兩個函數(shù)^[2]。PC的功能模塊包括設置和獲取信號發(fā)生器輸出脈沖的寬度、數(shù)量、頻率、復位單片機等。 開發(fā)的脈沖信號發(fā)生器控制程序的用戶界面如圖4所示。
　　單片機89S52程序的各個函數(shù)模塊之間的關系和程序流程如圖5和圖6所示。整個程序以串口中斷處理函數(shù)作為程序的主流程。同時，由于把CPLD作為單片機的外部數(shù)據(jù)存儲器，單片機對CPLD的控制程序就簡化為對CPLD映射的幾個端口的讀寫。

　　CPLD以Lattice公司的ispLevel3做為開發(fā)工具，用VHDL作為開發(fā)語言，包括端口映射模塊和脈沖生成模塊。端口映射模塊模擬單片機的讀寫時序，將CPLD映射為單片機的0x80～0x82這幾個地址。其VHDL語言關鍵代碼如下：
process(ALE，RD)
begin
　　if((ALE and RD)=′1′)then
　　　　read<=′1′；
　　end if；
　　if((ALE and RD)=′0′)then
　　　　read<=′0′；
　　end if；
end process；
--從總線上讀數(shù)據(jù)
process(read)
begin
　　if(read′EVENT and read =′0′) then
　　case ALE_Address is
　　　　when ″10000000″=>P0<=
　　　　　　　baseSettingPeriod；
　　　　when ″10000001″=>P0<=
　　　　　　　baseSettingWidth；
　　　　when ″10000010″=>P0<=
　　　　　　　baseSettingPulsenumber；
　　　　when others =>P0<=″ZZZZZZZZ″；
　　end case；
　　end if；
end process；
--寫數(shù)據(jù)到總線上
process(WR)
begin
　　if (WR′event and WR=′0′)then
　　case ALE_Address is
　　　　when ″10000000″=>baseSettingPeriod<=P0；
　　　　when ″10000001″=>baseSettingWidth<=P0；
　　　　when ″10000010″=>baseSettingPulsenumber<=P0；
　　　　when others=>null；
　　end case；
　　end if；
end process；
　　端口映射部分的仿真結(jié)果如圖7所示。

　　脈沖生成部分由兩個主要process組成，一個process用來產(chǎn)生單個的脈沖，另一個則用來產(chǎn)生設定數(shù)量的脈沖。仿真的波形如圖8所示。

4 實驗結(jié)果
　　圖9是在周期為125ns、脈寬為12.5ns時的實驗波形。對波形的測量結(jié)果如表1。