軟件無線電設計中ASIC、FPGA和DSP的選擇策略
Lee Pucker
來源：嵌入式公社 Spectrum Signal Processing公司
摘要： ASIC、FPGA和DSP的應用領域呈現相互覆蓋的趨勢，使設計人員必須在軟件無線電結構設計中重新考慮器件選擇策略問題。本文從可編程性、集成度、開發周期、性能和功率五個方面論述了選擇ASIC、FPGA和DSP的重要準則。
Abstract：
Key words :
ASIC、FPGA和DSP的應用領域呈現相互覆蓋的趨勢，使設計人員必須在軟件無線電結構設計中重新考慮器件選擇策略問題。本文從可編程性、集成度、開發周期、性能和功率五個方面論述了選擇ASIC、FPGA和DSP的重要準則。
軟件無線電(SDR)結構一直被認為是基站開發的靈丹妙藥，而隨著其適應新協議的能力不斷增強，軟件無線電結構已被一些設計人員視為在單個基礎架構設計中支持多種無線協議的重要解決方案。
直到最近，軟件無線電仍然只是大多數通信系統設計人員的規劃藍圖而已，但這一局面正迅速得到改觀。隨著3G無線業務的日趨臨近，設計人員又對在基礎架構設計中實現軟件無線電結構產生了濃厚的興趣。
實現軟件無線電
傳統的無線基礎架構設計可采用ASIC、DSP和FPGA器件的組合加以實現。在這些設計中，ASIC和FPGA通常負責處理高級編碼機制，如Reed Solomon編碼、Viterbi編碼及Rake接收機，而DSP則負責語音編碼及其他語音處理任務。
在由傳統的無線架構設計轉向軟件無線電設計的過程中，DSP、FPGA和ASIC之間的功能劃分也在發生變化。ASIC逐漸提供更多的可編程功能，而DSP和FPGA則開始具備ASIC的傳統處理功能，三者之間的界限正變得日益模糊。因此，當設計人員設計軟件無線電時，他們發現已很難劃分ASIC、DSP和FPGA三者之間的功能界限。
現在設計人員必須耗費相當多的精力來權衡下面一些問題：傳統上由ASIC實現的功能能否由FPGA或DSP更好地加以實現？或者傳統上由DSP實現的功能是否由FPGA或ASIC實現更為合適？因此問題的核心是如何制訂出正確的選擇準則并對每種處理方案進行有效的評估。
準則選取
在選擇任何準則之前，有必要給出軟件無線電的精確定義。在底板各處，開發人員可為軟件無線電結構的構成給出許多不同的定義，但本文將采用軟件無線電論壇(www.sdRForum.org)的方法，將軟件無線電定義為“在較大頻率范圍內，能對目前已有的以及將來會出現的諸多調制技術、寬帶及窄帶操作、通信安全功能(如跳頻)和信號波形等的標準要求進行軟件控制的無線電”。
歷史上，采用單個空間接口標準設計的噴氣式飛機中已經實現了數字無線系統，該設計在考慮成本的基礎上(見圖１)，使用了任意可編程器件對系統進行評估。而在軟件無線電中，無線電的每個主要功能器件(包括射頻收發器)都具備在空中進行重配置以支持多種空間接口標準的特性。
可重配置特性要求軟件無線電改變設計人員需要考慮的準則。由于純處理能力在當前的2G無線環境中占據主導地位，可編程功能也逐漸成為軟件無線電設計應用的焦點。
總之，當選擇ASIC、FPGA或DSP時，設計人員應當考慮以下5個重要的選擇準則。1. 可編程性：對于所有的目標空間接口標準，器件均能重新配置以執行所期望的功能。2. 集成度：在單個器件上集成多項功能，由此減小數字無線子系統的規格并降低硬件復雜度的能力。3. 開發周期：開發、實現及測試指定器件的數字無線功能的時間。4. 性能：器件在要求的時間內完成指定功能的能力。5. 功率：器件完成指定功能的功率利用率。
總之，當選擇ASIC、FPGA或DSP時，設計人員應當考慮以下5個重要的選擇準則。1. 可編程性：對于所有的目標空間接口標準，器件均能重新配置以執行所期望的功能。2. 集成度：在單個器件上集成多項功能，由此減小數字無線子系統的規格并降低硬件復雜度的能力。3. 開發周期：開發、實現及測試指定器件的數字無線功能的時間。4. 性能：器件在要求的時間內完成指定功能的能力。5. 功率：器件完成指定功能的功率利用率。
上述準則中的任何一條都會對設計人員選擇DSP、ASIC或FPGA產生直接影響。
可編程性
DSP和FPGA可輕易地進行重配置，以實現軟件無線電設計的各種功能。現有的通信ASIC雖然可以較低的成本提供更好的性能，但提供的可編程能力非常有限。
問題的關鍵是，在諸多的無線ASIC中是否有一種適合于特定要求的數字無線產品。在純軟件無線電結構中，顯然沒有一種ASIC具有這樣的功能，但實際上也只有很少的數字無線設計需要這樣高的靈活性。因此軟件無線電產品開發的關鍵步驟就是確定系統每項功能所需的可編程特性，并確定現有的ASIC是否可以提供這項功能。
確定器件的處理功能可通過既支持W-CDMA也支持GSM的基站收發器結構來說明。由于W-CDMA采用了擴頻通信技術，因此許多用戶可共享一條射頻(RF)信道。在上行鏈路1,920至1,980MHz之間和下行鏈路2,110至2,170 MHz之間，W-CDMA信號在每條信道中占據5MHz的帶寬。
另一方面，在GSM系統的每條射頻信道中，窄帶TDMA技術一般只支持8個用戶。在上行鏈路890至915MHz之間和下行鏈路935至960MHz之間，窄帶TDMA的每條信道占據200kHz帶寬。
為了在軟件無線電結構中有效地兼顧上述標準間的差異，中頻(IF)處理器的數字上行轉換器和下行轉換器都必須提供可編程的信道選擇、濾波器配置和采樣比調節。Intersil、Graychip和Analog Devices公司的新型多標準數字收發器ASIC均可提供許多可編程特性。
可編程性
DSP和FPGA可輕易地進行重配置，以實現軟件無線電設計的各種功能。現有的通信ASIC雖然可以較低的成本提供更好的性能，但提供的可編程能力非常有限。
問題的關鍵是，在諸多的無線ASIC中是否有一種適合于特定要求的數字無線產品。在純軟件無線電結構中，顯然沒有一種ASIC具有這樣的功能，但實際上也只有很少的數字無線設計需要這樣高的靈活性。因此軟件無線電產品開發的關鍵步驟就是確定系統每項功能所需的可編程特性，并確定現有的ASIC是否可以提供這項功能。
確定器件的處理功能可通過既支持W-CDMA也支持GSM的基站收發器結構來說明。由于W-CDMA采用了擴頻通信技術，因此許多用戶可共享一條射頻(RF)信道。在上行鏈路1,920至1,980MHz之間和下行鏈路2,110至2,170 MHz之間，W-CDMA信號在每條信道中占據5MHz的帶寬。
另一方面，在GSM系統的每條射頻信道中，窄帶TDMA技術一般只支持8個用戶。在上行鏈路890至915MHz之間和下行鏈路935至960MHz之間，窄帶TDMA的每條信道占據200kHz帶寬。
為了在軟件無線電結構中有效地兼顧上述標準間的差異，中頻(IF)處理器的數字上行轉換器和下行轉換器都必須提供可編程的信道選擇、濾波器配置和采樣比調節。Intersil、Graychip和Analog Devices公司的新型多標準數字收發器ASIC均可提供許多可編程特性。
例如，Graychip的GC4016數字下行轉換器可重配置為最大可用基帶帶寬為每信道2.25 MHz的4信道窄帶下行轉換器，也可重配置為最大可用基帶帶寬為9 MHz的單信道寬帶下行轉換器。此外，GC4016還將在每個信道中支持用戶可編程的基帶濾波器和重采樣器，這使得該器件適用于指定結構的中頻處理。
但如果要求這些器件在將來支持升級到尚未定義的4G無線結構，ASIC在數字無線設計中的適用度也將隨之發生變化。例如在無線領域中，關于是否應在4G系統結構中采用正交頻分多路復用(OFDM)技術還存在諸多分歧，很多設計人員認為OFDM在多徑環境下具有較強的魯棒性，并可兼容多種寬帶標準，如局域多點分布式業務(LMDS)和多信道多點分布式業務(MMDS)。
然而，由于4G標準尚未定義，而且在該結構中任何ASIC信號處理器件的使用都將給未來的升級帶來無法預料的風險，因此中頻處理也必須使用FPGA或DSP器件。
隨著信號處理越來越多的來自數字中頻輸入，4G結構中的處理算法也變得越來越專業化，這限制了單個ASIC器件滿足所需可編程要求的能力。
在3G/GSM無線應用中，W-CDMA采用了由透平編碼和卷積編碼組合而成的糾錯機制，由此滿足所需的誤碼率(BER)性能要求。另一方面，GSM采用卷積編碼和Fire編碼的組合作為其糾錯機制，因此定位于特定糾錯算法的商用ASIC器件將不再適用于GSM平臺，而FPGA或DSP實現則是一種更好的選擇。
集成度
ASIC器件在軟件無線電結構設計中的另一劣勢是集成度。隨著ASIC、DSP和FPGA開發技術的不斷進步，在單個器件中集成的功能也急劇增加。但對于ASIC，靈活性將隨集成度的增加而降低。
例如，充當數字收發器的ASIC芯片完全適用于多種空中接口標準，包括GSM、IS-136、CDMA2000和UMTS W-CDMA。如果在ASIC中添加了CDMA碼片率處理器，那么該ASIC就不再適用于GSM和IS-136。如果在ASIC中添加一個支持QPSK、8PSK和16QAM調制方案的調制器或解調器，就能使其成為實現CDMA高速數據速率(HDR)規范的有效解決方案，但不再適用于任何其他標準。
在這一級集成度上，多個ASIC器件需要支持多個空間接口標準，但這通常有些不切實際。
與ASIC器件相比，DSP或FPGA器件可輕松地集成多種數字無線功能，并且不會顯著降低器件的靈活性。
在上例中，CDMA2000 HDR ASIC提供的大多數功能均能在Xilinx公司的XCV1000E上實現，如表1所示。這樣的集成度通常導致這些產品與基于ASIC的器件相比，具有更小的整體波形因數以及更高的靈活性。
然而，由于4G標準尚未定義，而且在該結構中任何ASIC信號處理器件的使用都將給未來的升級帶來無法預料的風險，因此中頻處理也必須使用FPGA或DSP器件。
隨著信號處理越來越多的來自數字中頻輸入，4G結構中的處理算法也變得越來越專業化，這限制了單個ASIC器件滿足所需可編程要求的能力。
在3G/GSM無線應用中，W-CDMA采用了由透平編碼和卷積編碼組合而成的糾錯機制，由此滿足所需的誤碼率(BER)性能要求。另一方面，GSM采用卷積編碼和Fire編碼的組合作為其糾錯機制，因此定位于特定糾錯算法的商用ASIC器件將不再適用于GSM平臺，而FPGA或DSP實現則是一種更好的選擇。
集成度
ASIC器件在軟件無線電結構設計中的另一劣勢是集成度。隨著ASIC、DSP和FPGA開發技術的不斷進步，在單個器件中集成的功能也急劇增加。但對于ASIC，靈活性將隨集成度的增加而降低。
例如，充當數字收發器的ASIC芯片完全適用于多種空中接口標準，包括GSM、IS-136、CDMA2000和UMTS W-CDMA。如果在ASIC中添加了CDMA碼片率處理器，那么該ASIC就不再適用于GSM和IS-136。如果在ASIC中添加一個支持QPSK、8PSK和16QAM調制方案的調制器或解調器，就能使其成為實現CDMA高速數據速率(HDR)規范的有效解決方案，但不再適用于任何其他標準。
在這一級集成度上，多個ASIC器件需要支持多個空間接口標準，但這通常有些不切實際。
與ASIC器件相比，DSP或FPGA器件可輕松地集成多種數字無線功能，并且不會顯著降低器件的靈活性。
在上例中，CDMA2000 HDR ASIC提供的大多數功能均能在Xilinx公司的XCV1000E上實現，如表1所示。這樣的集成度通常導致這些產品與基于ASIC的器件相比，具有更小的整體波形因數以及更高的靈活性。
開發周期
ASIC器件的靈活性在軟件無線電產品的開發中也具有其優勢：現有的ASIC算法開發已經相當完善，這有助于縮短產品的上市時間。硬件設計是基于ASIC功能的關鍵開發進程，而軟件開發則受制于接入器件可編程特性的程序庫生成。
基于DSP或FPGA的設計開發周期則要復雜得多，因為軟件開發需要的資源通常比相應的硬件開發多得多。現有的經優化通用算法程序庫有利于加速DSP和FPGA的軟件開發，但這些算法必須集成在一起實現期望的數字無線功能，因此需要完整的軟件開發周期。
設計人員還必須注意DSP和FPGA軟件開發方法之間的主要差異。在DSP上編譯算法的時間通常以秒計算，而在FPGA上綜合處理并對類似算法進行布線的時間則需要數小時。例如Xilinx公司的典型FPGA布線速率為每小時400,000個門電路，因此帶有2百萬個門電路的XCV2000E的編譯可能需要半天的時間才能完成。
這使得FPGA的設計調試成為一項昂貴的過程，因此FPGA的設計周期通常需要在對器件算法進行布線之前，進行更多的先期分析，包括多路仿真和模型測試。
性能
在軟件無線電結構中，任何信號處理器件的鑒定必須包括衡量該器件是否能在指定的時間內完成所需的功能。這類評估中一種最基本的基準點測量就是1,024點快速傅立葉變換(FFT)處理時間的測量，參見表2中的突顯部分。
ASIC器件的靈活性在軟件無線電產品的開發中也具有其優勢：現有的ASIC算法開發已經相當完善，這有助于縮短產品的上市時間。硬件設計是基于ASIC功能的關鍵開發進程，而軟件開發則受制于接入器件可編程特性的程序庫生成。
基于DSP或FPGA的設計開發周期則要復雜得多，因為軟件開發需要的資源通常比相應的硬件開發多得多。現有的經優化通用算法程序庫有利于加速DSP和FPGA的軟件開發，但這些算法必須集成在一起實現期望的數字無線功能，因此需要完整的軟件開發周期。
設計人員還必須注意DSP和FPGA軟件開發方法之間的主要差異。在DSP上編譯算法的時間通常以秒計算，而在FPGA上綜合處理并對類似算法進行布線的時間則需要數小時。例如Xilinx公司的典型FPGA布線速率為每小時400,000個門電路，因此帶有2百萬個門電路的XCV2000E的編譯可能需要半天的時間才能完成。
這使得FPGA的設計調試成為一項昂貴的過程，因此FPGA的設計周期通常需要在對器件算法進行布線之前，進行更多的先期分析，包括多路仿真和模型測試。
性能
在軟件無線電結構中，任何信號處理器件的鑒定必須包括衡量該器件是否能在指定的時間內完成所需的功能。這類評估中一種最基本的基準點測量就是1,024點快速傅立葉變換(FFT)處理時間的測量，參見表2中的突顯部分。
在表2的示例中，可編程ASIC明顯勝過DSP或FPGA實現。通常ASIC可為任何指定的功能提供最佳性能，其執行時間可參見下述數據表單。
對DSP和FPGA功能實現的性能進行比較相當困難，因為這些器件的結構分別用于處理不同類型的問題。DSP工作于非常高的速率條件下，但在某一時刻只能完成有限的處理任務。另一方面FPGA的工作速率通常低于DSP的速率，但對同時可完成的處理任務則幾乎沒有限制。
為了說明上述這些差異，考慮如圖2所示的具有16個抽頭的簡單FIR濾波器。該濾波器要求在每次采樣中完成16次乘積和累加(MAC)操作。德州儀器公司的TMS320C6203
DSP具有300MHz的時鐘頻率，在合理的優化設計中，每秒可完成大約4億至5億次MAC操作。這意味著C6203系列器件的FIR濾波具有最大為每秒3,100萬次采樣的輸入速率。
對DSP和FPGA功能實現的性能進行比較相當困難，因為這些器件的結構分別用于處理不同類型的問題。DSP工作于非常高的速率條件下，但在某一時刻只能完成有限的處理任務。另一方面FPGA的工作速率通常低于DSP的速率，但對同時可完成的處理任務則幾乎沒有限制。
為了說明上述這些差異，考慮如圖2所示的具有16個抽頭的簡單FIR濾波器。該濾波器要求在每次采樣中完成16次乘積和累加(MAC)操作。德州儀器公司的TMS320C6203
DSP具有300MHz的時鐘頻率，在合理的優化設計中，每秒可完成大約4億至5億次MAC操作。這意味著C6203系列器件的FIR濾波具有最大為每秒3,100萬次采樣的輸入速率。
但在FPGA中，所有16次MAC操作均可并行執行。對于Xilinx的Virtex器件，16位MAC操作大約需要配置160個結構可重置的邏輯塊(CLB)，因此16個并發MAC操作的設計實現將需要大約2,560個CLB。XCV300E可輕松地實現上述配置，并允許FIR濾波器工作在每秒1億個樣本的輸入采樣速率下。
附加功率
ASIC器件的設計通常經過優化以提供卓越的功率性能。但大多數可編程器件的功率將隨器件利用率和時鐘頻率的增加而急劇增長，因此在衡量整體設計的功率分配時，必須考慮這一因素。
例如，利用Altera公司的20K600可編程邏輯器件(PLD)實現的4信道下行轉換器只需消耗不到2W的功率，即可實現每秒2,500萬次采樣的輸入數據率。這樣的功率雖然比較高，但對于指定的應用還是可以接受的。如果將輸入數據率提高至每秒6,500萬次采樣，那么消耗的功率將達到5W，這超出了許多數字無線產品所能承受的功率門限。
與Altera 20K600相比，在相同的輸入數據率條件下，Analog Devices 公司的AD66244信道下行轉換器ASIC消耗的功率為700mW。
在較低的速率條件下，FPGA的功率利用率通常優于高端DSP。為對此加以說明，考慮Dish
Network公司在數字視頻廣播中采用的糾錯機制。在該系統中速率高達27.647Mbps的多路復用數據采用Reed-Solomon糾錯機制進行編碼，該機制為每188個數據字節直接生成16個奇偶校驗字節，并生成最大為30Mbps的合成數據率。
在5,000個時鐘周期中，TMS320C6203可解碼204個字節的Reed-Solomon代碼字。為實現所需的數據吞吐量，在300 MHz頻率下，CPU必須實現近50%的利用率，而消耗的功率約為1.53W。
與此相反，在Xilinx XCV100E上實現的Reed-Solomon解碼器設計消耗的功率僅為200mW。這是一個巨大的改進，可以與商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具備的性能相媲美。
器件選擇
表3總結了上述結果。表中每類器件按1至5的標度主觀地設定功率極限，1表示該類較差的選擇，而5則表示最佳選擇。
附加功率
ASIC器件的設計通常經過優化以提供卓越的功率性能。但大多數可編程器件的功率將隨器件利用率和時鐘頻率的增加而急劇增長，因此在衡量整體設計的功率分配時，必須考慮這一因素。
例如，利用Altera公司的20K600可編程邏輯器件(PLD)實現的4信道下行轉換器只需消耗不到2W的功率，即可實現每秒2,500萬次采樣的輸入數據率。這樣的功率雖然比較高，但對于指定的應用還是可以接受的。如果將輸入數據率提高至每秒6,500萬次采樣，那么消耗的功率將達到5W，這超出了許多數字無線產品所能承受的功率門限。
與Altera 20K600相比，在相同的輸入數據率條件下，Analog Devices 公司的AD66244信道下行轉換器ASIC消耗的功率為700mW。
在較低的速率條件下，FPGA的功率利用率通常優于高端DSP。為對此加以說明，考慮Dish
Network公司在數字視頻廣播中采用的糾錯機制。在該系統中速率高達27.647Mbps的多路復用數據采用Reed-Solomon糾錯機制進行編碼，該機制為每188個數據字節直接生成16個奇偶校驗字節，并生成最大為30Mbps的合成數據率。
在5,000個時鐘周期中，TMS320C6203可解碼204個字節的Reed-Solomon代碼字。為實現所需的數據吞吐量，在300 MHz頻率下，CPU必須實現近50%的利用率，而消耗的功率約為1.53W。
與此相反，在Xilinx XCV100E上實現的Reed-Solomon解碼器設計消耗的功率僅為200mW。這是一個巨大的改進，可以與商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具備的性能相媲美。
器件選擇
表3總結了上述結果。表中每類器件按1至5的標度主觀地設定功率極限，1表示該類較差的選擇，而5則表示最佳選擇。
有了上述分析，也就不難得到采用ASIC、FPGA和DSP器件設計軟件無線電的區分原則，這些原則歸納如下：1. ASIC只需提供可以接受的可編程性和集成水平，通常即可為指定的功能提供最佳解決方案。2.
FPGA可為高度并行或涉及線性處理的高速信號處理功能提供最佳的可編程解決方案。3. DSP可為涉及復雜分析或決策分析的功能提供最佳可編程解決方案。
隨著技術的進步，DSP、ASIC和FPGA將在芯片上支持更多的功能，這進一步模糊了三者之間的界限。而對于軟件無線電設計人員，這意味著他們在今后的設計中將面臨更難的選擇。
FPGA可為高度并行或涉及線性處理的高速信號處理功能提供最佳的可編程解決方案。3. DSP可為涉及復雜分析或決策分析的功能提供最佳可編程解決方案。
隨著技術的進步，DSP、ASIC和FPGA將在芯片上支持更多的功能，這進一步模糊了三者之間的界限。而對于軟件無線電設計人員，這意味著他們在今后的設計中將面臨更難的選擇。
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