全相參多普勒雷達能在復雜的干擾背景中自主地對目標進行搜索和跟蹤，其要求具有高距離分辨、低截獲概率以及射頻實現結構簡單的特點，而高線性度和低相噪的線性調頻連續波(LFMCW)信號非常符合全相參多普勒雷達體積及精度等方面的要求[1]。傳統的產生LFMCW信號的方法是采用壓控振蕩器（VCO），但在整個寬頻段內VCO產生高線性度的LFMCW信號相當困難。直接數字頻率合成器（DDS）由于采用數字電路結構，所以其產生LFMCW信號線性度大大優于VCO[2]。雖然DDS輸出信號中帶有雜散信號，但其大的雜散信號具有可預見性[3]。只要合理選擇輸出頻點就可以滿足系統設計要求。但目前DDS輸出頻率還做不到寬帶，所以必須通過倍頻或者上變頻到高頻段。采用倍頻器會使頻譜純度降低，采用鎖相環PLL（phase-locked loop）倍頻，雖可以抑制遠端雜散，但對近端雜散和相噪并未改善。若上變頻的本振信號頻譜大大優于射頻信號頻譜純度，則上變頻器的中頻輸出信號頻譜純度主要取決于射頻信號的頻譜純度，所以設計低雜散低相噪變頻器本振信號成為了關鍵。
    本文充分利用DDS與PLL的優點，提出了一種利用FPGA控制DDS產生LFMCW信號，由倍頻器、濾波器、混頻器和PLL分別產生第一、第二本振信號的二次變頻方案，并采用該方案完成了一種新的S波段全相參雷達捷變頻收發中頻部件設計工作。
1 系統設計與實現
    通過分析寬帶鎖相頻率合成器的性能指標和系統功能要求可知，工作頻段、帶寬及相噪雜散指標是確定方案框架的關鍵，所以由此入手選擇方案。根據上述要求，設計的總體系統方案框圖如圖1。

    系統中由單一晶振提供時鐘信號，其他模塊包括信號處理機的輸入時鐘信號均由同源信號經直接倍頻或者鎖相得到，所以整個系統是相參的。首先，由雙工器提取出梳狀譜發生器產生的f1和f2點頻信號，f1經倍頻濾波給毫米波部件上行本振信號，f2為接收機和發射上行信號提供第一本振信號。在產生上行信號中，由DDS產生50 MHz定頻或者中心頻率為50 MHz、帶寬為△ MHz低頻率的脈沖調制線性調頻連續波，經與f2第一次混頻濾波，再與PLL提供第二次本振信號上變頻到發射上行信號。在接收機中，中頻本振信號由PLL與f2上變頻提供。其中PLL的跳頻步進為20 MHz。
    該方案混頻第一本振和第二本振均采用了點頻本振參與上變頻。第一本振直接用倍頻鏈倍頻可以得到，而第二本振通過PLL調頻得到26個頻點。所以，本方案實現的關鍵技術是變頻方案設計、PLL捷變頻的低相噪低雜散輸出信號和DDS輸出信號。
1.1 變頻方案設計
    工程上認為：若參與變頻的本振相位噪聲優于射頻信號相位噪聲7個dB以上，則不會使變頻輸出信號的相位噪聲惡化。參與倍頻的本振信號出自倍頻器和PLL，晶振相噪可以達到-150 dBc/Hz@1 kHz，則f2信號相噪理論上可以優于-130 dBc/Hz@1 kHz。變頻方案主要考慮雜散的抑制，雜散設計很重要的一個方面就是新增雜散。對于本系統來講主要是變頻交調雜散的交調很容易造成阻塞現象，故在各級抑制好混頻雜散尤為重要。適當地選擇變頻頻率關系、設計好相應的變頻濾波器可以達到本系統雜散指標要求。
    頻綜的變頻采用了低邊本振，這樣混頻后的組合頻率落到輸出頻帶內的頻點很少。由于本系統為頻帶達到500 MHz的寬帶系統，故利用雙工器取出梳狀譜中大于500 MHz的ｆ1和ｆ2信號，但也不可避免有些諧波落入通帶內。并且混頻器1和3中有一些交調雜散落入通帶內，但只有四階以上的雜散落入通帶內。考慮到不同信號的雜散較難出現疊加（位置的重合），故各點信號的雜散通過信道后不會發生惡化。因此，理論上只需做到各個信號-50 dBc的雜散即可；實際設計時可考慮留3 dB～5 dB的裕量。這個指標在實際工程上是可以達到的。對于帶外交調雜散只要濾波器帶外抑制足夠就可以將其降到系統要求的指標。
    根據對系統方案中3個混頻器交調分析可以得出需要設計的帶通濾波器帶外抑制指標均要優于60 dBc，工程上S波段帶通濾波器要做到帶外抑制達到60 dBc很困難，但可以采用2個相同指標的帶通濾波器級聯，為保證信號輸出功率，可以在中間加個放大器。
1.2 S波段捷變頻本振源設計
    本系統要求在500 MHz帶寬內以20 MHz為頻率間隔，作轉換時間≤3 μs的捷變頻，這個技術指標較高，因此成為課題的又一關鍵技術難點。考慮到本課題小體積與26個頻點的要求，無法采用直接方式（DS）的頻率合成方案，只能采用間接方式(PLL)的頻率合成方式。
    PLL由恒溫控制晶體振蕩器(OCXO)作參考源，這個源輸入PLL進行預分頻,可以得到20 MHz的參考信號到鑒相器。這樣可以保證足夠大的環路帶寬來滿足捷變頻的要求。環路分頻比N的大小和變化相對都很小，所以不會因為VCO的壓控增益非線性的問題，導致PLL的環路帶寬在整個頻段范圍內的急劇變化，而使部分頻點失鎖[4]。可以保證PLL輸出信號的近端相噪理論上優于-105 dBc/Hz@1 kHz。
    為保證PLL在各個頻點能夠鎖定，取環路帶寬K為5 MHz，阻尼系數為ξ為0.6，這樣可以得到自然諧振頻率ωn為4 MHz，理論上分析鎖定時間[5]可以達到1.5 μs，而工程實測達到2.1 μs。
    在實際調試過程中發現，原來采用的二階環路PLL輸出在左右偏離中心頻率20 MHz，有比較大的鑒相紋波，原因是環路濾波器在20 MHz的衰減不夠，通過在環路中級聯一個截止頻率為6 MHz的無源低通濾波器，可以有效地將鑒相紋波壓制在系統要求下。
1.3 控制電路及軟件設計
    在本系統中，控制電路主要產生時序控制脈沖、方波相參時鐘、PLL和DDS控制信號。
    DDS要產生脈沖調制的LFMCW，也就是在脈沖電平為1時，DDS輸出LFMCW信號，在脈沖電平為0時，要求DDS沒有輸出信號。結合系統指標和系統體積的要求,采用的DDS芯片是AD公司的AD9958。根據AD9958技術手冊，AD9958信號快速關斷主要有3種方式：(1)利用外部開關關斷；(2)在需要關斷時給DDS送為零的頻率控制字；(3)通過AD9958的PWR_DWN_CTL(4腳)和功能寄存器1設置DDS在不需要輸出信號時處于休眠狀態。
    由于開關關斷的隔離度一般只有幾十dB，在系統處于接收時可能會有竄擾干擾接收本振，影響本振接收頻譜純度，而且開關電路需要占用一定的體積，并且信號相參性也難以控制，所以考慮到本系統尺寸要求利用外部開關關斷DDS信號不太適合。而第二和第三種關斷方法均需要在關斷前和關斷后送一個DDS寄存器控制字，這樣至少分別需要送80 bit和64 bit的控制字到DDS。AD9958的參數設置為串行方式，其串行時鐘最大為200 MHz，所以要做到100 ns的脈沖調制信號也是不可能的。基于此，充分利用DDS復位功能，選用XILINX公司的XC3S200作為控制芯片。并且XC3S200內部支持軟件PLL的IP核，可以產生任意頻率的方波相參時鐘。
    利用DDS復位管腳關斷DDS輸出信號軟件設計流程如圖2所示。首先FPGA根據掃頻模式計算出線性掃頻上升頻率增量RDW，由公式(1)可知，如果掃頻帶寬和掃頻時間固定，RDW與線性掃頻斜率RSRR存在一一對應關系。其中t為掃頻時間步進，Δf為掃頻頻率步進。
   

    根據AD9958的內部結構，其相位截斷位為17位，為降低相位截斷雜散，可以合理選擇RSRR以使RDW盡量接近217，但通過掃頻線性度η公式(2)可知Δf越大掃描線性度越差。所以在設置LSRR和RDW時，還必須綜合考慮足掃描線性度的要求。
   
    FPGA在配置DDS控制字時，必須把CFTW0最后送出，并且將其對應的I/O_UPDATE上升沿信號恰好在掃頻觸發上升沿送出，一旦CFTW0和對應I/O_UPDATE信號送出給DDS后，DDS才有輸出信號。這樣有利于掃頻時間的控制。設置DDS為自動和同步于I/O_UPDATE信號清零相位累加器，保障DDS的輸出信號與系統時鐘的相參性。
    PLL芯片采用Peregrine Semicoductor公司的整數分頻PE3336芯片。考慮到捷變頻問題，采用了PE3336直接接口送數模式。參考信號預分頻比恒為常數，環路分頻比的高位也是固定的，所以可以直接將對應管腳連接到高電平或者低電平以節約PCB版面積。這樣FPGA只需要給PE3336送M2~M0、A3~A0的數據。FPGA根據信號處理機送來的調頻控制碼來產生不同的環路分頻比，實際上是譯碼過程，譯碼器是純組合邏輯電路，很容易產生競爭冒險問題，造成整個頻綜系統的不穩定。解決辦法就是引入時序電路，通過對調頻控制碼鎖存后再輸出PLL控制碼。這樣還可以提高系統的抗干擾能力。
2 系統實測結果及分析
    根據上述系統方案，設計出S波段全相參雷達收發中頻部件系統，圖3～圖6分別為測試的數據圖。經過工程實測，得出的測試結果有：接收本振信號相噪優于-94 dBc/Hz@10 kHz，近端雜散優于-80 dBc，遠端雜散優于-57 dBc，接收機增益達到78.5 dB，總衰減范圍為90 dB，和差通道隔離度大于60 dBc，噪聲系數為11.3 dB，上行本振信號相噪優于-111 dBc/Hz@10 kHz，點頻上行工作信號相噪優于-90 dBc/Hz@10 kHz，上行掃頻工作信號遠端雜散優于-55 dBc。收發隔離度為-90 dB，整個工作頻段內信號功率平坦度達到±2 dB。系統跳頻時間僅2.1 μs。

    從測試數據可以看出，本系統設計相噪數據均比較理想，但由于頻帶比較寬，混頻器的雜散交調和PLL的鑒相紋波比較大，通過寬帶濾波器難以全部壓制在-55 dBc以下，所以如可以擴充系統體積，則可以考慮使用開關進行分段濾波，使得雜散指標更加優化。
    根據本文提出的二次變頻方案設計的S波段雷達收發中頻部件具有全相參性、低相噪、低雜散、捷變頻、寬頻帶以及體積小等特點，其充分利用了DDS掃頻時間快、頻率分辨率高、輸出相位可調和工作模式多等特點[6]，通過軟件靈活控制DDS和開關，使得其雜散輸出最小。考慮到雜散倍頻的惡化，采用上變頻的方式，通過PLL提供高質量的S波段捷變頻本振，得到了寬頻帶的S波段具有高線性度、低雜散的LFMCW信號，其性能指標完全可以滿足現代多普勒雷達的要求。該方案的變頻方案和利用DDS與PLL的組合設計思想對于設計其他寬頻帶捷變頻頻率合成系統具有一定的參考價值。
參考文獻
[1] STOVE A G.Linear FMCW radar techniques[J].IEEE PROCEEDING-F，1992，139(5).
[2] Figueras i Ventura Jordi，Russchenberg Herman.Improvement  of the performance of FM-CW radar systems by using  direct digital synthesizers:Comparison with voltage controlled oscillators.2nd Microwave and Radar Week in Poland-International Radar Symposium[A][C]，IRS 2006.
[3] 蔡竟業，袁文，王文欽，等.一種高分辨率低雜散頻率合成器的研制[J].電子科技大學學報，2005，34(6)：1009-1012.
[4] 楊遠望，蔡竟業，任威，等.X~Ku波段寬覆蓋捷變頻頻率合成器研制[J].電子科技大學學報，2007，36(4)：709-712.
[5] BEST R E.Phase-Locked loops design，simulation，and applications[M].Mc Graw Hill Education，April，2007.
[6] 白居憲.直接頻率合成[M].西安交通大學出版社，2007.