信號源是導(dǎo)彈測試設(shè)備的重要組成部分，它能模擬部件發(fā)出各種激勵信號以檢查測試部件，同時還能與其他設(shè)備儀器模擬整個部件輸出，以檢查地面綜合測試設(shè)備是否正常工作[1]。角速度編碼器組合是導(dǎo)彈武器設(shè)備的重要組成部件[2]，在完成對它的測試任務(wù)時，信號源的設(shè)計是其中一個關(guān)鍵的部分。信號源模塊能夠產(chǎn)生符合角速度編碼器組合要求的中頻信號、視頻信號和其他波形信號。

    本文基于計算機(jī)串行通信總線，在單片機(jī)的控制下使用一片FPGA芯片實現(xiàn)了幅度、相位、頻率均可調(diào)的任意波形發(fā)生器。
1 信號源模塊總體結(jié)構(gòu)
    整個信號源模塊的總體結(jié)構(gòu)如圖1所示。首先通過總控制器選擇信號波形種類，并設(shè)定其參數(shù)。然后通過計算機(jī)串行通信接口將波形參數(shù)信息發(fā)送給單片機(jī)芯片，單片機(jī)將這些指令轉(zhuǎn)化為控制代碼，分別控制D/A轉(zhuǎn)換器、驅(qū)動放大電路，進(jìn)而產(chǎn)生視頻脈沖；同時控制FPGA，進(jìn)而實現(xiàn)對DDS的控制，再通過D/A轉(zhuǎn)換電路、放大電路和低通濾波器LPF產(chǎn)生系統(tǒng)需要的任意波形。

    該信號源是在串行通信總線控制下設(shè)計的，整個系統(tǒng)硬件主要由主控制器、單片機(jī)、FPGA、DDS、D/A轉(zhuǎn)換電路、信號放大電路和低通濾波器組成。其主要模塊功能如下：
    (1)總控制器：即主控計算機(jī)，測試系統(tǒng)選用的是工控機(jī)，其性能較為穩(wěn)定、堅固，且抗干擾性能好。
    (2)單片機(jī)：選擇AT89S51單片機(jī)，單片機(jī)與總控制器之間通過串行通信總線RS232進(jìn)行通信。
    (3)FPGA芯片：主要實現(xiàn)與單片機(jī)之間的通信以及對DDS的邏輯控制，它是信號源模塊的核心。本系統(tǒng)中FPGA選用的是Altera公司Cyclone Ⅱ系列的EP2C8Q208，它具有豐富的接口和內(nèi)部邏輯資源，滿足系統(tǒng)設(shè)計的要求。
    (4)DDS芯片：選用一款性能優(yōu)異的DDS芯片AD9959，它主要有以下幾個特點：4路同步輸出通道，各通道具有獨立的頻率、相位、幅度控制功能；超強(qiáng)的通道之間隔離度（＞65 dB）；16級的頻率、相位、幅度調(diào)制能力；可通過硬件、軟件控制節(jié)電模式。
    (5)DDS模塊：根據(jù)角速度編碼器組合測試系統(tǒng)的需求，設(shè)計了一個采用改進(jìn)型DDS結(jié)構(gòu)的正交信號發(fā)生器，用來輸出一組完全正交的信號，便于進(jìn)行正交調(diào)制。
    (6)A/D轉(zhuǎn)換器：選用一款單芯片、12 bit、40 MS/s A/D轉(zhuǎn)換器AD9224，它采用單電源（+5 V）供電，內(nèi)置一個片內(nèi)高性能采樣放大器和基準(zhǔn)電壓源。
    此外，為了得到高質(zhì)量的信號，一般采用低通濾波器濾除信號中附加的一些雜散和諧波成分。
2 信號源模塊設(shè)計與實現(xiàn)
2.1 DDS的FPGA實現(xiàn)
2.1.1 DDS模塊設(shè)計
    根據(jù)本系統(tǒng)所產(chǎn)生激勵信號的要求，設(shè)計了一個正交信號發(fā)生器，即能同時產(chǎn)生正弦和余弦輸出的信號發(fā)生器，其兩路輸出是正交的，且具有很好的可移植性。所設(shè)計的DDS模塊如圖2所示。

   

    (4)相位控制字：用于改變輸出信號的相位參數(shù)（相移）。相位累加器后的加法器為相位調(diào)制器，相位字輸入(含同步寄存器)可以改用偽隨機(jī)序列信號發(fā)生器，以減小由于數(shù)據(jù)位的截斷而造成的相位失真。如果是單路信號，去掉一路ROM和DAC即可，因此具有很好的通用性。
    (5)幅度控制字：用于改變輸出信號的幅度。幅度控制字的值即為輸出信號幅度的衰減倍數(shù)。
    (6)頻率輸入字：用來控制輸出信號的頻率大小，相位輸入字用于調(diào)節(jié)輸出信號的相位參數(shù)，而輸出信號幅度可以通過在ROM查找表之后、DAC之前放置一個乘法器模塊進(jìn)行調(diào)節(jié)。
2.1.2 FPGA的內(nèi)部邏輯電路設(shè)計與仿真驗證
    基于Altera公司的QuartusII 7.2軟件環(huán)境，使用VHDL對DDS的FPGA實現(xiàn)進(jìn)行設(shè)計。圖3是FPGA實現(xiàn)DDS模塊的頂層結(jié)構(gòu)圖，整個DDS模塊主要由鎖相環(huán)(PLL)、相位累加器、相位調(diào)制器、衰減器和ROM這幾個小模塊組成。圖4是FPGA控制DDS模塊產(chǎn)生正、余弦波的仿真結(jié)果。其中，clk是系統(tǒng)的時鐘，fword是頻率控制字，pword是12 bit相位輸入字，fword是32 bit頻率輸入字，address是ROM的地址。ROM的輸入地址為12 bit，輸出的數(shù)據(jù)也為12 bit，輸出的數(shù)據(jù)是信號源波形的幅度參數(shù)。

    通過QuartusII 7.2軟件對FPGA內(nèi)部邏輯電路進(jìn)行仿真驗證，并將輸出波形用模擬形式表示出來，仿真結(jié)果如圖4所示。其中，pword是相位控制字；pout是沒有經(jīng)過相位調(diào)制器（即頂層結(jié)構(gòu)中adder12b和reg12b子模塊），直接將相位累加器輸出數(shù)據(jù)（32 bit）的高12位dout[31..20]作為ROM的地址，從而得出來的正弦波形；fout是輸出的正弦波形，fout1是輸出的余弦波形，fout與fout1是一組正交信號。頻率控制字用來控制輸出波形的頻率，相位控制字用來控制輸出波形的初始相位。
    為了滿足被測組合實際輸入信號的要求，系統(tǒng)在圖3所示電路的基礎(chǔ)上設(shè)計了一個用于控制頻率控制字、相位控制字和幅度控制字大小變化的模塊。此外，系統(tǒng)還會對輸出信號頻率、相位和幅度進(jìn)行檢測，如果頻率值或幅度值高于或者低于預(yù)定的值，則需要總控制器對其進(jìn)行處理。
    在QuartusII 7.2軟件中對DDS模塊頂層結(jié)構(gòu)中的ROM數(shù)據(jù)進(jìn)行更新，分別儲存三角波和鋸齒波等波形參數(shù)數(shù)據(jù)，就可以實現(xiàn)FPGA控制DDS模塊任意波形。
2.2 FPGA控制AD9959實現(xiàn)波形輸出
    角速度編碼器組合是導(dǎo)彈彈上設(shè)備的重要組成部分，其狀態(tài)直接影響到導(dǎo)彈的性能，針對它的測試系統(tǒng)設(shè)計必須保證高度的可靠性，以確保沒有意外情況發(fā)生。因此，本系統(tǒng)設(shè)計中使用FPGA控制AD9959芯片產(chǎn)生4路信號當(dāng)作備用的信號源。AD9959采用SPI串行接口與FPGA進(jìn)行通信。按照AD9959芯片的工作時序圖給SPI口依次寫入控制字，然后輸出的信號再通過信號調(diào)理電路（主要是信號放大電路和低通濾波器）便可以產(chǎn)生所需要的4路頻率信號波形。
2.3 視頻脈沖的產(chǎn)生
    視頻脈沖信號是本系統(tǒng)的開關(guān)信號。隨著計算機(jī)技術(shù)的發(fā)展及模/數(shù)轉(zhuǎn)換產(chǎn)品性能的不斷提升，實現(xiàn)高精度可控的視頻脈沖信號變得十分容易。系統(tǒng)產(chǎn)生視頻脈沖信號的原理如圖1所示。具體工作過程是：單片機(jī)通過串行通信接口接收總控制器的控制指令，然后將其轉(zhuǎn)化為控制代碼，再經(jīng)過12 bit D/A轉(zhuǎn)換器AD9224轉(zhuǎn)化為數(shù)字信號，此信號經(jīng)過驅(qū)動放大電路放大后便可以得到所需要的視頻脈沖信號。
2.4 DAC電路及信號調(diào)理電路設(shè)計
    D/A轉(zhuǎn)換器的作用是把合成的信號波形數(shù)字量轉(zhuǎn)化成模擬量。D/A轉(zhuǎn)換器的分辨率越高，輸出波形的精度越高。隨著量化精度的增加，頻譜中雜波的幅度也就相應(yīng)降低[3]。本系統(tǒng)使用12 bit分辨率的高精度D/A芯片AD9752和集成運放芯片LM6261實現(xiàn)DAC電路及信號調(diào)理電路的設(shè)計，通過改變信號調(diào)理電路中電位器的大小即可調(diào)整輸出電壓的峰峰值。
2.5 FPGA與單片機(jī)之間的通信
    FPGA與單片機(jī)之間的通信方式一般有總線方式與獨立方式兩種。AT89C51單片機(jī)具有很強(qiáng)的外部總線擴(kuò)展能力，利用片外控制、數(shù)據(jù)和地址三總線結(jié)構(gòu)能夠很容易地實現(xiàn)單片機(jī)與FPGA之間的總線接口設(shè)計。而且，單片機(jī)與FPGA之間以總線方式進(jìn)行通信有如下優(yōu)點：節(jié)省FPGA芯片的I/O口；單片機(jī)編程簡捷，控制可靠；在FPGA中通過邏輯切換，單片機(jī)易于與SRAM或ROM接口[4]。此外，單片機(jī)與FPGA以總線方式進(jìn)行數(shù)據(jù)通信時，其通信工作時序是純硬件行為，速度要比獨立方式快得多。因此，本系統(tǒng)采用總線方式實現(xiàn)單片機(jī)與FPGA之間的通信。

    本設(shè)計在單片機(jī)的控制下，基于FPGA和DDS模塊實現(xiàn)了任意波形的產(chǎn)生，且輸出信號的頻率、幅度、相位均可通過總控制器軟件由用戶進(jìn)行調(diào)整。當(dāng)輸出波形需要改變時，只需改變存儲波形參數(shù)的ROM數(shù)據(jù)，就可以靈活地控制任意波形的輸出。通過仿真驗證了信號源的可實現(xiàn)性，本信號源的輸出信號頻率穩(wěn)定性高，相位和幅度連續(xù)可調(diào)，頻率轉(zhuǎn)換速度快，符合導(dǎo)彈角速度編碼器組合測試系統(tǒng)的設(shè)計要求，具有很好的應(yīng)用價值。
參考文獻(xiàn)
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