隨著紙幣防偽技術(shù)和假幣制造技術(shù)的日益發(fā)展，原有的鑒偽手段越來越不能滿足市場需求。國家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局和國家標(biāo)準(zhǔn)化管理委員會于2011年5月批準(zhǔn)代號為GB16999-2010的新《人民幣鑒別儀通用技術(shù)條件》，明確提出將圖像分析鑒別技術(shù)列入點(diǎn)驗(yàn)鈔機(jī)鑒別技術(shù)，新一代的點(diǎn)驗(yàn)鈔機(jī)必須配備可靠的圖像分析鑒別裝置。

    采集和處理是識別紙幣圖像的兩個關(guān)鍵步驟。采集可以用CPLD、CPLD+SRAM、FPGA解決方案，處理可以采用ARM或者DSP。要達(dá)到實(shí)時高速的人民幣圖像鑒別能力，快速穩(wěn)定的軟件算法和高性能可靠的處理平臺是必要的。
    本文在實(shí)際項目的支撐下，提出并實(shí)現(xiàn)了一種高速采集、實(shí)時處理的人民幣圖像鑒別系統(tǒng)平臺。經(jīng)實(shí)際測試驗(yàn)證，本系統(tǒng)在1 000張/min的采集和處理速度時能夠穩(wěn)定地工作；可以檢測正反、朝向、面額、版別、冠字符、真?zhèn)蔚燃垘盘卣餍畔ⅲ軌蚪o出偽幣的出錯特征，并保存圖像到上位機(jī)；整個系統(tǒng)可以作為一個完備的、符合GB16999-2010要求的紙幣圖像特征檢測模塊，可方便地以子系統(tǒng)形式整合到機(jī)具中，具有很好的應(yīng)用前景、良好的可升級性和魯棒性。
1 技術(shù)背景與系統(tǒng)總體結(jié)構(gòu)
    目前，有一些紙幣鑒別儀使用了紙幣圖像的特征進(jìn)行偽幣鑒別。基于CPLD和ARM平臺的方法[1]主要缺點(diǎn)在于CPLD的片上存儲資源很少，導(dǎo)致特征的細(xì)節(jié)采集不夠；同時ARM屬于通用處理控制平臺，數(shù)據(jù)處理能力有限，不適于CIS升級后帶來的大量數(shù)據(jù)處理的要求。采用CPLD+SRAM+DSP的方法[2-3]解決了上述問題，但是SRAM和CPLD之間要使用外部引線，高速采集時可能有信號完整性、電磁兼容等問題，并且CPLD的非時序應(yīng)用特征不適合控制用。而使用DSP作為控制、CPLD只作為純邏輯接口[4]，可以用在傳送帶速度為2 m/s的寬度識別儀中，但是作為過鈔速度很快的鑒別儀的圖像識別模組則不合適。使用基于FPGA的圖像采集方法[5-6]對于采集流程的控制和乒乓存儲的實(shí)現(xiàn)都比較容易，適合于大數(shù)據(jù)量的圖像采集，并且輸出格式易于高度自定義，可以傳到上位機(jī)處理，也能送到嵌入式處理單元。而DSP是通用的數(shù)據(jù)處理芯片，并且集成了許多現(xiàn)成的模塊，對實(shí)時算法處理的支持性較好[7]。
    本系統(tǒng)使用接觸式圖像傳感器CIS（Contact Image Sensor）作為紙幣圖像傳感器，使用CIS自帶光源和外部光源作為紙幣的照明光源，用高速ADC將紙幣圖像數(shù)字化；FPGA控制CIS、ADC和照明光源的工作狀態(tài)，對紙幣圖像數(shù)據(jù)進(jìn)行數(shù)字采樣、整理、傾斜檢測和視頻制式化。DSP接收FPGA的輸出視頻，采用已驗(yàn)證的軟件算法檢測出紙幣特征，然后通過串行接口RS-232發(fā)送紙幣檢測結(jié)果到鑒別儀主控模塊。在調(diào)試模式下，DSP通過JTAG接口與PC通信，把采集到的紙幣圖像保存到上位機(jī)。系統(tǒng)的硬件組成如圖1所示。

2 系統(tǒng)設(shè)計
2.1 數(shù)據(jù)吞吐量
    本文采用的算法可以對每英尺的像素個數(shù)(100 dpi)的紙幣圖像進(jìn)行良好的檢測，所以采集的紙幣橫向和縱向分辨率均要≥100 dpi。100元紙幣大小為156 mm×77 mm，以采集100 dpi的圖像為例，紙幣所占像素個數(shù)為614 pixel×300 pixel。考慮到紙幣上下和左右的偏移量，設(shè)置采集的紙幣圖像大小為720×425。檢測紙幣需要4幅圖像，則完成一次檢測需要的數(shù)據(jù)量為9.8 Mb。
    人民幣鑒別儀的過鈔速度可達(dá)1 000張/min(即每秒要完成17張紙幣的檢測工作)，則系統(tǒng)有效數(shù)據(jù)吞吐量為163.2 Mb/s。
2.2 圖像采集與發(fā)送的設(shè)計
    CIS采集的頻率由FPGA來控制，最簡單的方法是FPGA控制CIS以一定常數(shù)的頻率采集圖像，但是由于鑒別儀碼盤的機(jī)械轉(zhuǎn)動速度會在一定的范圍內(nèi)變化，這種方法會導(dǎo)致采集窗口的偏移和紙幣圖像的縱向分辨率的不一致，為后續(xù)的圖像處理工作帶來困難。因此，本系統(tǒng)中，F(xiàn)PGA通過監(jiān)視機(jī)具的轉(zhuǎn)速來動態(tài)調(diào)節(jié)CIS的采集頻率。
    采集和處理模塊分開，數(shù)據(jù)傳輸采用通用微型堅固接口來保證信號的完整性。DSP內(nèi)部擁有視頻處理子系統(tǒng)VPSS(Video Processing Subsystem)，VPSS提供一個視頻處理前端VPFE(Video Processing Front End)與圖像傳感器、視頻解碼器等連接、而視頻處理后端VPBE(Video Processing Back End)與顯示設(shè)備連接。VPFE使用硬件實(shí)現(xiàn)圖像接收，以確保設(shè)計中更專注于算法層面的問題和傳輸?shù)目焖僬_實(shí)現(xiàn)。VPFE支持16 bit的視頻輸入，從而不必頻繁地占用數(shù)據(jù)總線，加快算法的檢測速度。
    以碼盤額定周期為110 ?滋s為例，設(shè)CIS采集的周期是該周期的一半，一幅圖像的橫向像素個數(shù)為720個，則每個像素的讀出時間為76.4 ns。CIS在輸出像素前通常需要一段時間來完成信號處理，會占一行有效像素輸出時間的20%，則每個像素的讀出時間約為63.6 ns。所以CIS的工作時鐘頻率至少為20 MHz。要在一個采集周期內(nèi)將兩面的圖像全部發(fā)送完畢，發(fā)送模塊的數(shù)據(jù)時鐘頻率應(yīng)是CIS工作時鐘的兩倍，再加上行、場同步信號，則時鐘頻率還應(yīng)該再適當(dāng)高一些，可以采用50 MHz。
    數(shù)據(jù)采集和發(fā)送要保證實(shí)時性，這可能會發(fā)生讀寫沖突的情況。兩面圖像采用兩路CIS，設(shè)定每路CIS輸出為20 MHz等效頻率的數(shù)據(jù)，量化為8 bit位寬的數(shù)字信號；FPGA輸出一路50 MHz、16 bit的圖像。若串行處理，則采集和發(fā)送的時間比為5：2，考慮到輸出幀同步、行同步等指示信號，則在預(yù)留的發(fā)送時間大于實(shí)際采集時間的1/2的情況下，讀寫沖突不會發(fā)生。若使用乒乓操作，則不需要考慮以上問題。為保證今后的穩(wěn)定性，系統(tǒng)最終采用乒乓操作解決采集和發(fā)送的時間沖突。
    為了減少電路板體積、節(jié)省資源，使用FPGA內(nèi)部SRAM進(jìn)行數(shù)據(jù)緩存。為保證數(shù)據(jù)傳輸?shù)膶?shí)時性，每接收一行數(shù)據(jù)后，就將其發(fā)送給DSP。一行圖像大小為11.52 Kbit，在乒乓操作時，緩存的數(shù)據(jù)量也不會超過240 Kbit的內(nèi)部SRAM。
2.3 圖像接收與處理的協(xié)調(diào)機(jī)制
    按照1 000張/min的檢測要求，每張紙幣的過鈔時間平均為60 ms。采用流水線的方式進(jìn)行圖像的接收和處理。當(dāng)一張紙幣進(jìn)入過鈔通道時，開始進(jìn)行采集，每采集一行，就將該行發(fā)送給DSP。如果FPGA檢測到圖像的信息已經(jīng)足夠DSP進(jìn)行圖像處理，則FPGA會給出一個數(shù)據(jù)無效的標(biāo)志，DSP轉(zhuǎn)入圖像處理階段。得到紙幣的檢測結(jié)果后，DSP將結(jié)果發(fā)送至鑒別儀的主控模塊。
    如圖2所示，定義圖像的鑒別周期包括圖像的接收、處理、發(fā)送和顯示，一般情況下這4個步驟在一個鑒別周期中即可全部完成。但是采集模塊捕獲的圖像可多可少，比如在“圖像鑒別周期#1”中，采集模塊輸出的圖像就大于預(yù)計的圖像尺寸，需要更長的時間來接收，從而使處理的時間變長，可能出現(xiàn)當(dāng)下一幀圖像已到達(dá)、而當(dāng)前幀圖像還沒有處理完的情況。由于采用流水線機(jī)制，構(gòu)建圖像處理緩沖區(qū)，只要在此時間窗口中，都可保證在圖像接收的過程中處理有序進(jìn)行。為了更進(jìn)一步地預(yù)防接收和處理的沖突，定義接收為第一優(yōu)先級，圖像處理和結(jié)果發(fā)送為第二優(yōu)先級，圖像顯示為最低優(yōu)先級。

    正常工作測試下，系統(tǒng)把處理得到的人民幣信息按照預(yù)定義格式發(fā)送到后端主控模塊。測試數(shù)據(jù)通過串口線實(shí)時上傳到主機(jī)，主機(jī)中使用自己編寫的串口數(shù)據(jù)記錄程序來接收人民幣信息。基于此平臺，可通過4種鑒偽技術(shù)（紅外圖像鑒偽、水印頭像鑒偽、冠字符鑒偽、多光譜鑒偽）和3種檢測能力（面額檢測、版別檢測、冠字符檢測）實(shí)現(xiàn)對人民幣的識別，所需時間約為14 ms。全部識別功能開啟時，每分鐘可采集圖像1 000張。測試700張真幣時的誤檢率為0%，測試普通假幣141張，漏檢1張，普通假幣漏檢率為0.71%。變造幣126張，漏檢6張，變造幣漏檢率為4.76%。漏檢率較高的原因是變造幣識別難度大，這方面的性能提高需要從軟件算法上來實(shí)現(xiàn)。
    本文設(shè)計的處理平臺采用高品質(zhì)接觸式圖像傳感器、低成本采集芯片和高性能處理芯片構(gòu)成，系統(tǒng)配置滿足圖像識別的硬件要求，包含了方便的調(diào)試環(huán)境，能夠穩(wěn)定可靠地工作。今后的研究重點(diǎn)是處理算法的一致性和精準(zhǔn)性。升級該平臺僅需更換相應(yīng)模塊，擁有良好的應(yīng)用前景。
參考文獻(xiàn)
[1] 錢剛，丁萬山.基于ARM及CPLD的紙幣圖像采集系統(tǒng)的設(shè)計[J].計算機(jī)測量與控制，2007，15(5)：683-685.
[2] 賀科學(xué)，李鴻.用DSP和CPLD實(shí)現(xiàn)的紙幣圖像采集系統(tǒng)[J].電子技術(shù)，2006，33(2)：64-67.
[3] 賀科學(xué)，李鴻.基于CPLD和接觸式圖像傳感器的圖像采集系統(tǒng)[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2006(4)：48-50.
[4] 馮濤，曹丹華，吳裕斌.基于DSP的CIS信號采集與處理技術(shù)[J].測控技術(shù)，2003，22(8)：26-28.
[5] 魏建英，葉玉堂，吳云峰，等.基于FPGA的超長CIS 圖像采集系統(tǒng)[J].通信技術(shù)，2009，42(2)：298-300.
[6] 王旭東，葉玉堂，陳東明，等.基于FPGA與CIS的高速高精度圖像采集系統(tǒng)[J].電子測量技術(shù)，2010，33(9)：63-69.
[7] Yan Lei，Zhao Gang，Ryu Si Heon，et al.The platform of image acquisition and processing system based on DSP and FPGA[C].Proceedings of the International Conference on Smart Manufacturing Application，2008：470-473.