摘   要： 設(shè)計(jì)和實(shí)現(xiàn)了一種高分辨率、低相位噪聲、可用于快速跳頻的基于∑-Δ調(diào)制的小數(shù)分頻寬頻段跳頻頻率合成器。主工作頻率范圍為1 800 MHz~1 900 MHz,輔助工作頻率范圍為600 MHz～820 MHz，在偏離主頻10 kHz時(shí)相位噪聲優(yōu)于-80 dBc/Hz，非諧波雜散小于-60 dBc，頻率分辨率小于100 Hz，換頻時(shí)間小于50 μs，這種新型頻率合成器簡單實(shí)用、性價(jià)比高，有廣闊的應(yīng)用前景。
關(guān)鍵詞： 頻率合成器； 小數(shù)分頻； ∑-Δ調(diào)制

　　跳頻技術(shù)是一種擴(kuò)頻通信技術(shù)，可以提高通信的保密性和抗外界干擾，近年來得到廣泛的應(yīng)用。跳頻通信的核心技術(shù)之一就是跳頻頻率合成技術(shù)。鎖相頻率合成技術(shù)具有高頻率、寬帶、頻譜質(zhì)量好的優(yōu)點(diǎn)，但其頻率切換速率低，輸出頻率間隔較大[1]。為了解決整數(shù)分頻鎖相環(huán)帶來的高參考頻率和高頻率分辨率的矛盾, 引入小數(shù)分頻頻率合成技術(shù)。但與此同時(shí)也引入了雜散噪聲，采用模擬相位內(nèi)插的方法也很難抑制[2]。為了消除輸出端的雜散噪聲，可以采用調(diào)制器以隨機(jī)模式來選擇分頻器的分頻值。其優(yōu)點(diǎn)在于能將產(chǎn)生的量化噪聲整形到遠(yuǎn)離主信號的高頻段，再由PLL的低通濾波特性大幅度衰減量化噪聲，從而獲得任意小的頻率分辨率、極低的相位雜散和快速轉(zhuǎn)換時(shí)間[3]。
　　該方案就是引入∑-Δ調(diào)制技術(shù)，該技術(shù)將過取樣噪聲整型與數(shù)字濾波技術(shù)的結(jié)合, 小的頻率分辨率的實(shí)現(xiàn)依賴于電路的速度。∑-Δ調(diào)制頻率合成器在小數(shù)分頻鎖相環(huán)的基礎(chǔ)上，采用全數(shù)字式調(diào)制技術(shù)來抑制小數(shù)雜散，設(shè)計(jì)采用全數(shù)字電路來實(shí)現(xiàn)調(diào)制小數(shù)分頻器，利用此方法很好地解決了頻率分辨率與相位檢波器工作頻率之間的矛盾，使環(huán)路工作頻率有了很好的改善，同時(shí)大大提高了噪聲性能。
1 一階單環(huán)∑-Δ調(diào)制
　　傳統(tǒng)小數(shù)分頻頻率合成器中的相位累加器可等效為圖1所示形式[4]，Y(k)為1 bit量化器輸出，取0或1值，取1值表示溢出，從而控制分頻比的變化。而1 bit量化器數(shù)學(xué)上可用量化誤差E1(k)來表征，數(shù)學(xué)模型如圖2所示。

　　組合圖1和圖2，可有方程：
　　

　　圖2的Z域模型如圖3所示，它就是1個(gè)一階單環(huán)∑-Δ調(diào)制器的Z域等效模型。

　　顯然，它同相位累加器模型等效，因此用一階單環(huán)數(shù)字∑-Δ調(diào)制器代替相位累加器功能,傳統(tǒng)的小數(shù)分頻器實(shí)質(zhì)上是采用了數(shù)字一階單環(huán)∑-Δ調(diào)制技術(shù)來實(shí)現(xiàn)小數(shù)分頻控制的。由圖3可導(dǎo)出Z域信號與量化誤差的傳遞關(guān)系如下：

　　 式(2)表明數(shù)字一階∑-Δ調(diào)制器無衰減地傳輸了輸入信號，對量化誤差呈高通特性。但是對于一個(gè)給定的分頻比，量化誤差是低頻的周期性信號，雖然采用過采樣技術(shù)的數(shù)字一階∑-Δ調(diào)制器對量化誤差有一定的濾波作用，但十分有限。采用高階單環(huán)∑-Δ調(diào)制方式，讓濾波特性呈(1-Z^-1)^M形式，從而對量化誤差的濾波整形作用可得到極大加強(qiáng)。
2 高階單環(huán)∑-Δ調(diào)制
　　圖4是全數(shù)字單環(huán)∑-Δ調(diào)制電路等效示意圖[5]。

　　式(3)中分子含有的(1-z-1)3表示高通整形特性，還可通過調(diào)整零極點(diǎn)設(shè)計(jì)出更好的噪聲整形特性，靈活性很強(qiáng)。一階∑-Δ調(diào)制器ΔN輸出時(shí)域波形呈周期性變化，而三階∑-Δ調(diào)制器ΔN輸出時(shí)域波形表現(xiàn)為高密度脈沖調(diào)制信號，因此可以獲得精細(xì)的頻率分辨率。三階∑-Δ調(diào)制器ΔN輸出波形在頻域上呈現(xiàn)為高通形噪聲特性，可以利用環(huán)路濾波器的低通特性來濾除，從而有效地消除了小數(shù)雜散。
3  跳頻頻率合成器的實(shí)現(xiàn)
　　采用多階∑-Δ調(diào)制器利用其對噪聲的整型功能，將量化噪聲從低頻端推向高頻端。并且∑-Δ調(diào)制器階數(shù)越大，在高頻端的噪聲功率也越大，噪聲整型效果越好。在頻率合成器中鑒相器的輸出信號在輸入到VCO之前需要經(jīng)過環(huán)路濾波器對噪聲進(jìn)行濾波，而濾波器的帶寬大小也在很大程度上決定了通過低通濾波器的相位噪聲大小。因此在小數(shù)分頻合成器中采用多階∑-Δ調(diào)制器，并且選用適當(dāng)?shù)沫h(huán)路濾波器，可以得到良好頻譜的輸出頻率。本設(shè)計(jì)采用基于∑-Δ調(diào)制技術(shù)的芯片CX72300來實(shí)現(xiàn)[7]。其特點(diǎn)是：寬頻段頻率合成，采用高階∑-Δ調(diào)制技術(shù)克服小數(shù)雜散問題，參考頻率的分頻比、鑒相器增益是用控制字寫入，用軟件控制環(huán)路帶寬，并能夠?qū)崿F(xiàn)掃頻、跳頻。圖6為CX72300的功能模塊框圖。從圖6看出，在外圍電路中配上壓控振蕩器、環(huán)路濾波器及晶振,便可構(gòu)成完整的頻率合成器,還可通過軟件控制合成器的輸出頻率。單片機(jī)控制頻率合成有著廣闊的應(yīng)用前景,例如在跳頻電臺(tái)中,正是利用單片機(jī)控制才實(shí)現(xiàn)了頻率的跳變。用軟件通過單片機(jī)把控制字寫到芯片的內(nèi)部寄存器里，控制參考分頻比和主分頻比，以及鑒相器增益。外部晶振輸入，通過芯片內(nèi)部的參考頻率振蕩器、鑒相器輸出給外部的環(huán)路濾波器，再送到壓控振蕩器，VCO差分輸入反饋給鎖相環(huán)路的鑒相器，同時(shí)射頻輸出。在芯片內(nèi)部實(shí)現(xiàn)調(diào)制，控制小數(shù)分頻比。信號源產(chǎn)生的電路是晶體振蕩電路，2個(gè)電容與晶振在外部連接，有源器件在芯片內(nèi)部。環(huán)路濾波器采用三階級聯(lián)的RC濾波器來實(shí)現(xiàn)，帶寬為50 kHz～100 kHz,用ADS軟件仿真并設(shè)計(jì)RC濾波器參數(shù)，仿真結(jié)果見圖7。

　　采用頻譜分析儀可以測得VCO的輸出信號具有良好的頻譜特性，如圖8所示。測試的中心頻率分別是723.470 MHz(圖8(a))和1.849 999 80 GHz(圖8(b))。

　　采用頻譜分析儀測得在723.470 MHz主頻時(shí)相位噪聲曲線如圖9(a)，橫軸是頻率補(bǔ)償值,縱軸參考點(diǎn)是-50 dBc/Hz,每格下降10 dB,在偏離主頻10 kHz時(shí)相噪小于-91.63 dBc/Hz；在1.85 GHz主頻時(shí)相位噪聲曲線如圖9(b)，在偏離主頻10 kHz時(shí)相噪小于-82.79 dBc/Hz。

　　用軟件設(shè)置掃頻時(shí)間和間隔，可實(shí)現(xiàn)快速跳頻。用示波器的鎖存功能測試跳頻時(shí)間, 頻率從1 800 MHz跳到1 850 MHz，換頻時(shí)間小于50 μs。
　　本文分析了單環(huán)高階∑-Δ調(diào)制技術(shù)，并把該技術(shù)應(yīng)用于小數(shù)分頻頻率合成器中，使小數(shù)分頻相位誤差頻譜得到整形和有效抑制，解決了小數(shù)分頻的相位雜散問題，從而獲得具有低相位噪聲、低雜散、高頻率分辨率和快速轉(zhuǎn)換時(shí)間的寬頻率范圍的頻率合成器。本文采用基于高階調(diào)制技術(shù)的CX72300芯片實(shí)現(xiàn)了寬頻段跳頻頻率合成器，用軟件實(shí)現(xiàn)了掃頻和跳頻功能。在跳頻通信中具有廣闊的應(yīng)用前景。
參考文獻(xiàn)
[1]  鄭繼禹,萬心平，張厥盛,編著.鎖相技術(shù)[M].北京：人民 郵電出版社,1984.
[2]  倪春,周正中.Σ－Δ調(diào)制技術(shù)在頻率合成中的應(yīng)用的研 究[J].電子測量與儀器學(xué)報(bào)，1999，13(2)：24-29.
[3]  鐘景華,郭學(xué)雷.Σ－Δ調(diào)制頻率合成器[J].電子技術(shù)應(yīng)用2002，28(6):56－59.
[4]  范繼偉,張嗣忠,孫大有.Σ－Δ調(diào)制技術(shù)在頻率合成中的應(yīng)用[J].電路與系統(tǒng)學(xué)報(bào),2002，7(2)：67－70.
[5]  周井泉,程景清.基于Σ－Δ調(diào)制器的頻率合成器及其性能[J].南京郵電學(xué)院學(xué)報(bào),1997,17(3)：107－111.
[6]  RILEY T A D, COPELAND M A, KWASNIEWSKI T A.  Delta-sigma modulation in fractional-N frequency synthesis, IEEE Jolrnal of Solid-State Circuits, 1993,28(5).
[7]  KENNY T P, RILEY A D, FILIOL N M, et al. Design and realization of a digital modulator for fractional- frequency synthesis,IEEE Transactions on Vehicular Technology,1999,48(2).
[8]  MUER B D, STEYAERT M S J. A CMOS monolithic ΔΣ-controlled fractional-N frequency synthesizer for DCS-1800, IEEE Journal of Solid-State Circuits, 2002,37(7).