1 全局時鐘

　　全局時鐘的實例如圖1所示。圖1中定時波形示出觸發器的數據輸入D[1．．3]應遵守建立時間和保持時間的約束條件。建立和保持時間的數值在PLD數據手冊中給出，也可用軟件的定時分析器計算出來。如果在應用中不能滿足建立和保持時間的要求，則必須用時鐘同步輸入信號。

　　2 門控時鐘

　　在許多應用中，整個設計項目都采用外部的全局時鐘是不可能或不實際的。PLD具有乘積項邏輯陣列時鐘(即時鐘是由邏輯產生的)，允許任意函數單獨地鐘控各個觸發器。然而，當你用陣列時鐘時，應仔細地分析時鐘函數，以避免毛刺。

　　通常用陣列時鐘構成門控時鐘。門控時鐘常常同微處理器接口有關，用地址線去控制寫脈沖。然而，每當用組合函數鐘控觸發器時，通常都存在著門控時鐘。如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作，圖2所示是一個可靠的門控時鐘電路。

　　(1)驅動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏輯在某些工作狀態下，會出現競爭產生的毛刺。

　　(2)邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其他輸入必須當成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。

　　在設計中可以將門控時鐘轉換成全局時鐘以改善設計項目的可靠性。圖3示出如何用全局時鐘重新設計圖2所示的電路。地址線在控制D觸發器的使能輸入，許多PLD設計軟件，如Max+PlusⅡ軟件都提供這種帶使能端的D觸發器。當ENA為高電平時，D輸入端的值被鐘控到觸發器中：當ENA為低電平時，維持現在的狀態。

　　3 多級邏輯時鐘

　　當產生門控時鐘的組合邏輯超過一級(即超過單個的“與”門或“或”門)時，驗證設計項目的可靠性變得很困難。即使樣機或仿真結果沒有顯示出靜態險象，但實際上仍然可能存在著危險。通常，不應該用多級組合邏輯去鐘控PLD設計中的觸發器。

　　圖4給出一個含有險象的多級時鐘的例子。時鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時鐘(CLK)和該時鐘的2分頻(DIV2)。多級邏輯的險象可以去除。例如，可以插入“冗余邏輯”到設計項目中。然而，PLD／FPGA編譯器在邏輯綜合時會去掉這些冗余邏輯，使得驗證險象是否真正被去除變得困難了。為此，必須應尋求其他方法來實現電路的功能。

　　圖5給出圖4電路的一種單級時鐘的替代方案。圖中SEL引腳和DIV2信號用于使能D觸發器的使能輸入端，而不是用于該觸發器的時鐘引腳。采用這個電路并不需要附加PLD的邏輯單元，工作卻可靠多了。

　　4 行波時鐘

　　另一種流行的時鐘電路是采用行波時鐘，即一個觸發器的輸出用作另一個觸發器的時鐘輸入。如果仔細地設計，行波時鐘可以像鐘一樣地可靠工作。然而，行波時鐘使得與電路有關的定時計算變得很復雜。行波時鐘在行波鏈上各觸發器的時鐘之間產生較大的時間偏移，并且會超出最壞情況下的建立時間、保持時間和電路中時鐘到輸出的延時，使系統的實際速度下降，如圖6所示。

　　5 多時鐘系統

　　許多系統要求在同一個PLD內采用多時鐘。最常見的例子是兩個異步微處理器之間的接口，或微處理器和異步通信通道的接口。由于兩個時鐘信號之間要求一定的建立和保持時間，所以，上述應用引進了附加的定時約束條件。它們也會要求將某些異步信號同步化。

　　圖7給出一個多時鐘系統的實例。CLK_A用以鐘控REG_A，CLK_B用于鐘控REG_B，由于REG_A驅動著進入REG_B的組合邏輯，故CLK_A的上升沿相對于CLK_B的上升沿有建立時間和保持時間的要求。由于REG_B不驅動饋到REG_A的邏輯，CLK_B的上升沿相對于CLK_A沒有建立時間的要求。此外，由于時鐘的下降沿不影響觸發器的狀態，所以CLK_A和CLK_B的下降沿之間沒有時間上的要求。電路中有兩個獨立的時鐘，可是，在它們之間的建立時間和保持時間的要求是不能保證的。在這種情況下，必須將電路同步化。圖8給出REG_A的值(如何在使用前)同CLK_B同步化。新的觸發器REG_C由GLK_B觸控，保證REG_G的輸出符合REG_B的建立時間。然而，這個方法使輸出延時了一個時鐘周期。

　　在許多應用中只將異步信號同步化還是不夠的，當系統中有兩個或兩個以上非同源時鐘的時候，數據的建立和保持時間很難得到保證，將面臨復雜的時間問題。最好的方法是將所有非同源時鐘同步化。使用PLD內部的鎖項環(PLL或DLL)是一個效果很好的方法，但不是所有PLD都帶有PLL，DLL，而且帶有PLL功能的芯片大多價格昂貴，所以除非有特殊要求，一般場合可以不使用帶PLL的PLD。這時需要使用帶使能端的

　　D觸發器，并引入一個高頻時鐘。

　　6 結語

　　穩定可靠的時鐘是系統穩定可靠的重要條件，所以不能將任何可能含有毛刺的輸出作為時鐘信號，并且盡可能只使用一個全局時鐘，對多時鐘系統要注意同步異步信號和非同源時鐘。