摘? 要： 介紹了一種基于現場可編程邏輯陣列(FPGA)的同步數字體制(SDH)數字交叉連接(SDXC)矩陣的設計原理，該矩陣可以實現2條STM-1輸入信號中126個TU-12支路之間任意的無阻塞交叉連接。該交叉連接矩陣使SDH傳輸網絡具有靈活的組網方式及有效的自動化管理和維護功能。
關鍵詞： 同步數字體制(SDH)；SDH數字交叉連接(SDXC)；現場可編程邏輯陣列(FPGA)
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??? SDH數字交叉連接(SDXC)設備是SDH光纖傳輸網的重要網元，是一種兼有復用、配線、保護/恢復、監控和網管的多功能傳輸設備。SDXC設備的核心器件是交叉連接矩陣，用以實現N條輸入信號中一定等級的各個支路之間任意的交叉連接。
目前國外進口的SDXC專用集成電路，由于為了兼顧各種不同速率信號間的交叉連接，大都結構復雜、功能冗余、價格昂貴。本文介紹了一種根據實際傳輸系統需要而設計的SDXC矩陣，由于功能專一，因而其結構相對簡單，使用現場可編程邏輯陣列(FPGA)即可實現。該SDXC矩陣可以實現2條STM-1輸入信號中126個TU-12支路之間任意的完全無阻塞交叉連接，已成功地應用于我部研制的SDH光纖傳輸系統(155Mbps)中。
1 STM-1的復用結構
本文所介紹的SDXC矩陣是一個雙入雙出交叉連接矩陣，輸入輸出碼流為STM-1信號，最小交叉連接單位為STM-1幀結構中的1列(4列構成1個TU-12)。為了說明該SDXC矩陣交換結構的設計，有必要先對STM-1的幀結構以及STM-1信號中低階信號向高階信號復用的過程及結構作一個分析。
如圖1所示，國際電聯在ITU-T G.707中，對STM-1信號的幀結構作了規定。規定STM-1幀由9行270列的數據塊構成。傳輸時按由左到右、由上到下的順序排成串行碼流依次傳輸，幀周期為125μs。其中每一行包含9個開銷字節和261個凈荷字節(圖中陰影部分)。開銷區域又分為段開銷區(SOH)和管理單元指針區。SOH主要包含幀的配置、操作及管理信息。指針用來指示數據在凈荷區的實際起始點。凈荷區包含數據通道的數據以及低階信號在向高階信號復用時所加入的通道開銷。
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在我們的設計中，最小的交換支路單元為TU-12，它在STM-1信號中的復用過程如圖2所示。
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首先，準同步信號E1進入容器C-12，再經過碼速調整被映射進虛容器VC-12，然后經指針調整被適配到支路單元TU-12中，由TU-12開始實現低階信號向高階信號的復用。3個TU-12的時隙數據通過字節間插復用成1個支路單元組TUG-2;7個TUG-2通過7個字節的字節間插復用成1個更大的支路單元組TUG-3;同樣，3個TUG-3通過3字節的間插復用進入虛容器VC-4，然后再經指針調整被適配進管理單元AU4及管理單元組AUG，最后加上開銷部分構成SDH的STM-1幀。
我們可以用圖3來說明了63個TU-12映射和復用到一個STM-1幀(確切地說是VC-4)中的過程以及各個TU-12在VC-4中位置。
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如圖3所示，每個VC-4所包含的3個TUG-3可以被編號為1～3，每個TUG-3所包含的7個TUG-2可以被編號為1～7，而每個TUG-2所包含的3個TU-12又可以被編號為1～3。注意，由圖可以看出，每個TU-12在STM-1中占4列。我們可以用K、L、M來表示某個TU-12在STM-1中的位置，其中M表示該TU-12的在TUG-2中的編號，L表示它所在的TUG-2號(1～7)，K表示它所在的TUG-3號(1～3)。則TU-12(K，L，M)在VC-4中的列數可用下面的公式表示：
列數=10+[K-1]+3×[L-1]+21×[M-1]+63×[X-1]，其中X=1～4。
例如，TU-12(1，1，1)位于VC-4的第10、73、136、199列;而TU-12(3，7，3)位于VC-4的第72、135、198、261列。
由此可以看出，STM-1中TU-12的交換實際上是STM-1中列的交換。
假設要將TU-12(1，1，1)交換到TU-12(3，7，3)的位置上，只需將VC-4的第10、73、136、199列交換到VC-4的第72、135、198、261列。需要注意的是，這種交換的實現必須要保證AU-4的指針調整要被TU的指針調整所吸收，使STM-1中的TU處于固定的位置以便進行交換。
3 SDXC交叉矩陣的設計原理
如圖4所示，我們所設計的SDXC矩陣是一個雙入雙出交叉連接矩陣，它包含兩個交換單元。每個交換單元實現兩路STM-1碼流的單步無阻塞時隙交換。每次時隙交換以STM-1幀中的1行(270字節)為單位，因此交換幀的速率為STM-1幀速率的9倍。同一個交換單元中的兩個時隙交換器與同一條輸出總線相連，并且由同一個連接存儲器控制。
圖5為交換單元的結構框圖。每個交換單元包含一對數據存儲器，一個連接存儲器以及一個輸出復用器。下面分別介紹。
3.1 數據存儲器
如圖5所示，每個數據存儲器包含兩頁容量均為270×8bit的雙口RAM，由它們構成雙緩存的交換核。在每一個交換幀周期中，輸入STM-1碼流數據在時序發生器產生的寫地址的控制下，被順序地寫入數據存儲器的一頁RAM(非激活頁)中。同時按照連接存儲器提供的地址表，將上一個交換幀所寫入的STM-1碼流數據從數據存儲器的另一頁RAM(激活頁)中讀出來。這兩頁RAM的功能(讀、寫)將在每個交換幀的邊界翻轉，這樣可以使每個交換幀輸出的碼流具有固定的幀延遲(1個交換幀周期，約為14μs)，以便最終形成完整連續的STM-1輸出數據碼流。每個交換單元所包含的兩個數據存儲器，分別對應于交換單元的兩條輸入總線。
3.2 連接存儲器
參看圖5，連接存儲器由雙頁容量均為270×13bit的雙口RAM構成。在每一個交換幀周期內，交換信息在時序發生器產生的讀地址的控制下，被順序地由連接存儲器的激活頁中讀出來，作為數據存儲器的讀地址和輸出復用器的控制信息。通過一條共同的總線接口，可讀寫連接存儲器，因此連接存儲器具有可編程性。通過編程即可對數據存儲器和輸出復用器的交叉動作進行配置，這種配置以時隙為單位。我們可以將預定的交叉連接信息寫入連接存儲器的非激活頁，而后在交換幀的邊界對這兩頁RAM的功能(讀、寫)進行翻轉。
3.3 輸出復用器
參看圖5，輸出復用器由選擇邏輯構成，這些邏輯由連接存儲器控制，因此也是可編程的。輸出復用器的功能是選擇交換單元輸出時隙的數據源(輸入A、輸入B)。
這樣，通過兩個交換單元即可對兩條輸入STM-1碼流中的TU-12支路進行任意的時隙交換和交叉連接，形成兩條支路重組的STM-1輸出碼流。
本文介紹了一種根據實際傳輸系統需要而設計的基于FPGA的SDXC矩陣。該交叉連接矩陣具有結構簡單、易于實現、成本低廉等特點，已成功地應用于我部研制的SDH光纖傳輸系統(155Mbps)中。
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