摘? 要: 提出了一種基于FPGA的數(shù)字式頻分多路遙測(cè)系統(tǒng)副載波解調(diào)器的設(shè)計(jì)方案。詳細(xì)論述了如何利用FPGA的特點(diǎn)來解決多路調(diào)頻信號(hào)的解調(diào)問題。這種解調(diào)器容易和計(jì)算機(jī)相結(jié)合形成數(shù)字式FM-FM遙測(cè)數(shù)據(jù)處理系統(tǒng)，以適應(yīng)現(xiàn)代遙測(cè)技術(shù)的發(fā)展需要。
關(guān)鍵詞: FPGA? 遙測(cè)? 時(shí)分復(fù)用? 解調(diào)器
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隨著大規(guī)模集成電路技術(shù)和微型計(jì)算機(jī)技術(shù)的飛速發(fā)展，計(jì)算機(jī)化已經(jīng)成為遙測(cè)技術(shù)發(fā)展的方向和特征。傳統(tǒng)的模擬式頻分多路遙測(cè)系統(tǒng)已越來越無法適應(yīng)現(xiàn)代遙測(cè)技術(shù)的發(fā)展。因?yàn)樗哂幸韵轮旅娜秉c(diǎn):(1)解調(diào)輸出的模擬信號(hào)無法直接供計(jì)算機(jī)處理和分析;(2)系統(tǒng)參數(shù)一旦設(shè)定，就無法改變，系統(tǒng)靈活性差。為了克服以上缺點(diǎn)，有必要對(duì)模擬式頻分多路遙測(cè)系統(tǒng)進(jìn)行根本性的變革，研制新型的數(shù)字式頻分多路副載波解調(diào)器。
幸運(yùn)的是，數(shù)字信號(hào)處理技術(shù)和大規(guī)模集成電路技術(shù)的迅猛發(fā)展，為我們?cè)O(shè)計(jì)數(shù)字式頻分多路副載波解調(diào)器提供了新思路和新方法。近幾年來，現(xiàn)場(chǎng)可編程門陣列(FPGA)因其具有集成度高、處理速度快以及執(zhí)行效率高等優(yōu)點(diǎn)[1]，在數(shù)字系統(tǒng)的設(shè)計(jì)中得到了廣泛應(yīng)用。本文所提及的數(shù)字式頻分多路副載波解調(diào)器就是利用FPGA技術(shù)來實(shí)現(xiàn)的。
1 總體設(shè)計(jì)方案
設(shè)計(jì)的數(shù)字式頻分多路遙測(cè)系統(tǒng)副載波解調(diào)器是IRIG-CBW-E標(biāo)準(zhǔn)的，即通道中心頻率分別為128、256、384、512、640和768kHz，頻偏為32kHz，調(diào)制信號(hào)頻率范圍為100Hz～25kHz。
1.1 系統(tǒng)組成
該數(shù)字式頻分多路副載波解調(diào)器應(yīng)用了數(shù)字信號(hào)處理技術(shù)和頻譜搬移的思想，先將模擬調(diào)頻信號(hào)數(shù)字化，再對(duì)其進(jìn)行數(shù)字式解調(diào)。解調(diào)后輸出的是數(shù)字信號(hào)，可以直接供數(shù)字化設(shè)備進(jìn)行存儲(chǔ)和分析。另外，也可將該數(shù)字信號(hào)進(jìn)行模擬重建，恢復(fù)出原始模擬信號(hào)。其組成框圖如圖1所示。
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由圖1可見，數(shù)字式頻分多路副載波解調(diào)器主要由模擬前端、數(shù)字解調(diào)器和模擬重建部分等三部分構(gòu)成。其中，模擬前端包括AGC電路、抗混迭濾波器及A/D變換器。
模擬前端作為模擬部分和數(shù)字部分的接口電路，主要完成多路調(diào)頻信號(hào)的預(yù)處理和A/D變換。模擬重建部分包括D/A變換器和平滑濾波器。它將解調(diào)后的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。并放大到所需電平。
數(shù)字解調(diào)器是系統(tǒng)的核心。它由數(shù)字式分路濾波器、數(shù)字式鑒頻器以及數(shù)字式低通濾波器三部分構(gòu)成。它將完成多路調(diào)頻信號(hào)的分路濾波和解調(diào)任務(wù)。圖2給出了單路數(shù)字式解調(diào)器的數(shù)學(xué)模型。
由圖2可以看出，我們并沒有采用數(shù)字式鎖相環(huán)，而是采用數(shù)字信號(hào)處理(DSP)算法來實(shí)現(xiàn)解調(diào)。這種方案更適合用FPGA來實(shí)現(xiàn)。
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1.2 硬件電路設(shè)計(jì)
為了便于調(diào)試，在進(jìn)行硬件電路設(shè)計(jì)時(shí)，將數(shù)字解調(diào)器、A/D及D/A三部分分別放在不同的電路板上，通過雙排插頭進(jìn)行連接。A/D變換器是依據(jù)數(shù)字解調(diào)器的采樣頻率和數(shù)據(jù)寬度進(jìn)行選擇的。因數(shù)字解調(diào)器的采樣頻率為2.56kHz，數(shù)據(jù)位寬為8位，故選擇了易于調(diào)試的8位高速模/數(shù)轉(zhuǎn)換器TLC5510。D/A變換器選用了Maxim公司的MX7545。而數(shù)字解調(diào)器選用了Altera公司的FLEX10K系列器件。利用MAX+plusII進(jìn)行硬件仿真時(shí)，單路數(shù)字解調(diào)器共需三塊FLEX10K50，且其利用率可達(dá)75%以上。若重復(fù)采用相同的方法進(jìn)行多路信號(hào)的解調(diào)，必然會(huì)使硬件資源成倍增加。顯然，這是不經(jīng)濟(jì)和不可行的。因此，如何在不增加或少增加系統(tǒng)硬件規(guī)模的前提下，完成對(duì)多路信號(hào)的解調(diào)，則成為設(shè)計(jì)過程中要著重解決的關(guān)鍵問題。
2 關(guān)鍵技術(shù)
為了在盡可能節(jié)省系統(tǒng)資源的前提下，完成多路信號(hào)的解調(diào)任務(wù)，采用了時(shí)分復(fù)用的方法。利用FPGA實(shí)現(xiàn)數(shù)字式解調(diào)器，具備了時(shí)分復(fù)用的條件。
一方面，采用的FPGA其處理數(shù)據(jù)的速度可達(dá)100MSPS，而本系統(tǒng)采樣率為2.56MHz，即要求處理速度為2.56MSPS，所以從理論上說，利用它同時(shí)處理30路以上的信號(hào)是有可能的。考慮到實(shí)際系統(tǒng)不可能工作在最大處理速度下，假定只能達(dá)到最大速度的1/3，則采用時(shí)分復(fù)用后，至少也能同時(shí)處理10路以上的信號(hào)。
另一方面，由于每一路分路濾波器(包括同相支路和正交支路)都采用64階FIR低通濾波器，其帶寬、過渡帶帶寬和阻帶衰減完全相同，也就是說沖激響應(yīng)完全相同，所以構(gòu)成FIR濾波器的矢量乘法器可以重復(fù)利用。每一路輸出低通濾波器也都具有相同的電路結(jié)構(gòu)。在原理上，它與分路濾波器完全相同，因此這里只以分路濾波器為例進(jìn)行討論。FIR濾波器主要由移位寄存器、相加器及矢量乘法器構(gòu)成[2]，其中矢量乘法器在FIR濾波器中占用了大部分硬件資源。因此，節(jié)省矢量乘法器，便可以節(jié)省系統(tǒng)資源。由此可見，時(shí)分復(fù)用的實(shí)質(zhì)是指矢量乘法器的時(shí)分復(fù)用。
下面以實(shí)例說明時(shí)分復(fù)用的實(shí)現(xiàn)方法。
為討論方便，假定FIR濾波器的階數(shù)為8階，時(shí)分復(fù)用的路數(shù)k=2。設(shè)FIR濾波器的沖激響應(yīng)為h(n)，第一路輸入信號(hào)為x1(n)，第二路輸入信號(hào)為x2(n)，濾波器的工作頻率為2倍輸入數(shù)據(jù)率。兩路信號(hào)經(jīng)復(fù)合器形成組合信號(hào)，其時(shí)序如圖3所示。
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由圖3可以看出，復(fù)合器輸出的組合信號(hào)實(shí)際上是將第一路信號(hào)和第二路信號(hào)進(jìn)行了交織，在奇數(shù)時(shí)刻出現(xiàn)的為第一路信號(hào)，在偶數(shù)時(shí)刻出現(xiàn)的為第二路信號(hào)。為使同一路信號(hào)同時(shí)從移位相加器中輸出到矢量乘法器，必須保證在奇數(shù)時(shí)刻移位相加器輸出的信號(hào)都為第一路信號(hào)，而偶數(shù)時(shí)刻輸出的信號(hào)都為第二路信號(hào)。此外還要保證兩路數(shù)據(jù)都能夠在時(shí)鐘的控制下順序移位。為了滿足上述條件，設(shè)計(jì)了兩路信號(hào)復(fù)用的FIR濾波器，其結(jié)構(gòu)框圖如圖4所示。
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該濾波器只是在8階FIR濾波器的基礎(chǔ)上增加了8個(gè)移位寄存器[3]，正是這8個(gè)移位寄存器使得矢量乘法器計(jì)算第一路信號(hào)時(shí)，第二路信號(hào)得以緩存;而在下一時(shí)刻到來時(shí)，才將第二路信號(hào)輸出給矢量乘法器。這樣就完成了兩路信號(hào)的同時(shí)濾波。濾波后的信號(hào)仍以交織的形式輸出，可利用分路器將它們分開。
同理，如果同時(shí)進(jìn)行k路濾波，則濾波器中移位寄存器的個(gè)數(shù)將是單路FIR濾波器中移位寄存器個(gè)數(shù)的k倍。即假定FIR濾波器的階數(shù)為N，則單路濾波器需要移位寄存器的個(gè)數(shù)為N，k路濾波器需要的移位寄存器個(gè)數(shù)為k·N。
??? 另外，值得注意的是:采用時(shí)分復(fù)用方法后，整個(gè)系統(tǒng)就工作于不同的時(shí)鐘頻率下。假定系統(tǒng)采樣頻率為fs，進(jìn)行時(shí)分復(fù)用后同時(shí)處理k路信號(hào)，則非時(shí)分復(fù)用部分的時(shí)鐘頻率為fs，時(shí)分復(fù)用部分的時(shí)鐘頻率為k·fs為使系統(tǒng)能夠正常工作，還要在系統(tǒng)中加上時(shí)鐘和控制電路，以控制系統(tǒng)的時(shí)鐘和同步。圖5給出了分路濾波器的時(shí)分復(fù)用框圖。
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利用MAX+plusII對(duì)兩路信號(hào)復(fù)用濾波器的AHDL源代碼進(jìn)行編譯，發(fā)現(xiàn)兩路信號(hào)復(fù)用濾波器比單路濾波器多用的硬件資源不到單路硬件資源的20%。所以說，利用時(shí)分復(fù)用的方法達(dá)到了預(yù)期目標(biāo)。
這種基于FPGA的數(shù)字式解調(diào)器的優(yōu)點(diǎn)是容易和計(jì)算機(jī)相結(jié)合形成數(shù)字式FM-FM遙測(cè)數(shù)據(jù)處理系統(tǒng)。一方面，遙測(cè)數(shù)據(jù)可以傳送給計(jì)算機(jī)，進(jìn)行存儲(chǔ)、分析和顯示;另一方面，計(jì)算機(jī)也可以給數(shù)字式解調(diào)器加載不同的程序，以改變解調(diào)器的參數(shù)設(shè)置，使之適合于IRIG的全部標(biāo)準(zhǔn)。
但是，該數(shù)字式解調(diào)器仍有其不足之處，即運(yùn)算精度不夠高，因?yàn)槔肍PGA難以進(jìn)行浮點(diǎn)運(yùn)算。如果濾波器用FPGA實(shí)現(xiàn)，數(shù)據(jù)寬度取12bit，鑒頻器用DSP實(shí)現(xiàn)，采用浮點(diǎn)運(yùn)算，則系統(tǒng)精度必會(huì)得到改善，但付出的代價(jià)是系統(tǒng)復(fù)雜度增加。
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參考文獻(xiàn)
1 趙雅興.FPGA原理設(shè)計(jì)與應(yīng)用[M].天津:天津大學(xué)出版社，1999?
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